CAPITOLO II FINFET 2.1 Struttura del FinFET

CAPITOLO II

FINFET

2.1 Struttura del FinFET

Per poter rispondere ai limiti che lo scaling impone alle classiche strutture MOS a gate flottante per dimensioni inferiori ai 50 nm, sono state considerate diverse architetture. Tuttavia, la più promettente, in termini di resa e di performance, è il FinFET.

Il FinFET, acronimo di Fin Field Effect Transistor, appartiene alla classe dei dispositivi a doppio gate. Esso si sviluppa in tre dimensioni, lungo l’asse z si trova il fin, mentre nel piano x-y si trova il wafer che ospita il transistore. In questo modo è possibile ridurre le dimensioni delle regioni situate nel piano x-y. La caratteristica di questa struttura è la presenza di un sottile film di Si, il fin, che ospita il canale del dispositivo, da cui deriva il suo nome. Uno strato di polisilicio pesantemente drogato avvolge il fin, di modo da formare due gate perfettamente allineati lungo le superfici laterali del fin. Accanto al fin si trovano le regioni di source e di drain.

Fig.1: Sezioni del dispositivo.

La più importante variabile di processo è la larghezza del fin (Wfin) perché essa regola lo spessore del body, che influenza la presenza di effetti di canale corto. La densità di corrente di perdita del dispositivo spento aumenta se Wfin cresce perché peggiora il controllo del canale da parte del gate. A questa grandezza sono legati due altri parametri, la mobilità del canale e la tensione di soglia. E’ importante raggiungere dimensioni adeguate e controllabili per la larghezza del fin; per la

definizione del quale si possono adottare o la litografia ottica o quella e-beam. Un altro aspetto chiave per evitare l’insorgere di effetti di canale corto riguarda il dimensionamento della lunghezza del gate (LG), per il quale si adotta la seguente scelta Wfin≈LG/2. La larghezza del canale (Wcanale) è in genere pari al doppio dell’altezza del fin (Hfin). Se il dispositivo è disposto perpendicolarmente o parallelamente al piano <100>, il FinFET giace nel piano <110>. La mobilità dei potatori di carica dipende dall’orientazione del cristallo di silicio che ospita il wafer, in particolare la mobilità delle lacune su un piano <110> è maggiore che sul piano <100>, mentre quella degli elettroni diminuisce. Per ottenere delle correnti alte, sia per dispositivi nMOS che pMOS, è necessario scegliere adeguatamente la superficie che ospita il canale del transistore, in particolare la <100> per MOS a canale n, mentre la <110> per un MOS a canale p. Un modo per implementare queste due diverse scelte è allineare il fin di silicio in modo perpendicolare o parallelo al wafer per realizzare un dispositivo pMOS, mentre per la nMOS è necessario ruotare la struttura di 45 gradi [1].

Fig.2 : Orientazioni sul wafer per dispositivi NMOS e PMOS.

Il processo che porta alla creazione del FinFET si basa sull’attuale tecnologia CMOS. Di seguito sono evidenziate i passi chiave che portano alla formazione del dispositivo.

Il materiale di partenza è uno strato SOI (Silicon on Insulator), di cui, ad esempio 400 nm è lo spessore dello strato sepolto di ossido e 50 nm è lo spessore dello strato di silicio [2]. La deviazione standard dello spessore dello strato di silicio è circa 20 nm, accettabile per garantire l’uniformità del dispositivo. La definizione del fin e delle regioni di source e di drain è molto simile a quella che porta alla formazione delle zone di isolamento (trench isolation) presenti nei processi standard a tecnologia CMOS. Lo stack di nitruro e di ossido, deposto per fase vapore (CVD), è posto sullo strato si silicio per proteggerlo e formare uno strato protettivo, o hard mask, per preservare il film di silicio durante i passi successivi. Il fin di silicio è ottenuto utilizzando la litografia e-beam o ottica. Usando lo strato si ossido come hard mask , si procede all’attacco della strato SOI. Il silicio è esposto soltanto dalla parte del fin. Viene deposto lo strato di polisilicio, per la definizione delle regioni di source e di drain. Usando la litografia e-beam si formano i contatti di source e di drain e, in un secondo momento, si attacca lo strato di polisilicio nel mezzo in modo da creare un intervallo fra i due contatti di source e di drain. Infine viene deposto uno strato di polisilicio, che forma il gate.

Fig. 3 di Ref. [2] : Passi chiave delle fasi di processo.

L’architettura del FinFET può evolvere in dispositivi a multi gate. La struttura tri-gate consente di ridurre le dimensioni del body di silicio (WSi≈Hfin=TSi≈Lg) rendendo la sua fabbricazione più semplice con l’attuale litografia e con le tecniche di attacco.

2.2 Vantaggi dell’architettura a FinFET

I maggiori ostacoli che si incontrano nello scaling dei dispositivi CMOS riguardano le perdite sottosoglia e la presenza di percorsi parassiti nel dielettrico di gate. La presenza del secondo elettrodo di gate nelle strutture a doppio gate consente di avviare a tali inconvenienti, in modo particolare permettendo un maggior controllo degli effetti di canale corto (Short Channel Effect, SCE ). Essi si presentano laddove la zona di svuotamento, XD, dovuta alle giunzioni di source e di drain, diventa confrontabile con la lunghezza di canale, L, del transistore, e si ripercuotono sulla possibilità di ridurre L al di sotto di un valore minimo, oltre cui il transistore non funziona correttamente.

Andando sotto una certa dimensione critica, il potenziale di drain inizia a “competere”con il gate per il controllo del canale e la tensione di soglia del dispositivo viene ridotta rispetto a quella di un dispositivo a canale lungo. Una tecnica per evitare gli effetti di canale corto è aumentare il drogaggio del substrato; tale scelta presenta alcune controindicazioni, in particolare aumenta la tensione di breakdown ,VBD, della giunzione drain-substrato (VBD è proporzionale al drogaggio del substrato NI-2/3). Per alleviare il primo effetto è necessario diminuire la tensione di alimentazione, che deve rientrare nel seguente intervallo di valori VDD≈(3÷5) VT, dunque è necessario ridurre anche la tensione di soglia VT e questo , dal momento che il drogaggio è aumentato, si può ottenere soltanto diminuendo lo spessore dell’ossido,che, però, oltre certi limiti non può essere ridotto a causa dell’aumentare della corrente tunnel attraverso il gate. Nell’architettura DG, la presenza del doppio gate consente di rispondere a questo limite. Essa consente di aumentare l’accoppiamento capacitivo fra canale e body, permettendo di ridurre lo spessore dell’ossido di gate rispetto ad un dispositivo standard a singolo gate. Inoltre, a parità di corrente sottosoglia, IOFF, la tensione di soglia VT è più bassa nei dispositivi a DG, un aspetto vantaggioso per le applicazioni che richiedono un basso consumo di potenza.

• strutture a DG planari, diretta estensione del transistore FET planare, dove il secondo gate è sepolto;

• strutture a DG verticali, in cui il body di silicio è disposto in direzione verticale rispetto al wafer di silicio, il source ed il drain si trovano sulla parte inferiore e superiore del body, con i due gate su entrambi i lati;

• strutture FinFET, dove il body è stato ruotato e posto in direzione verticale rispetto al wafer, mentre il source ed il drain sono disposti orizzontalmente rispetto al body, come nei transistori FET tradizionali.

Fig. 4 di Rif. [3]: Sezioni delle diverse tipologie delle strutture a DG, con relativa sezione al SEM.

I dispositivi a DG sono oggetto di studio e di ricerche da più di venti anni, tuttavia esistono dei vincoli che ne hanno limitato la diffusione, che possono essere riassunti di seguito:

• la difficoltà di definire entrambi i gate;

• auto-allineamento delle regioni di source e di drain, rispetto ai due gate; • allineamento dei due gate;

Riducendo le dimensioni dei dispositivi i primi tre punti diventano difficili da soddisfare, mantenendo, allo stesso tempo, una corrente alta e capacità di accoppiamento basse.

In particolare, l’architettura planare e quella verticale incontrano maggiori difficoltà; nella prima la presenza del secondo gate sepolto necessita l’introduzione di un modulo aggiuntivo per definire il contatto addizionale con esso e risponde male ai requisiti sopra esposti, la seconda soluzione risponde bene al primo e all’ultimo requisito, un aspetto critico resta l’allineamento della giunzione inferiore rispetto ai gate e mantenere per tale giunzione una resistenza parassita bassa . La terza soluzione resta la più vantaggiosa; infatti, in essa entrambi i gate sono accessibili, così come il drain ed il source da entrambi i lati. Oltre a garantire i vantaggi dell’architettura a DG, essa consente di avere una densità di corrente alta agendo sull’altezza del fin, senza richiedere la riduzione dello spessore dell’ossido, a cui sono associate correnti di perdita.

2.3 Architettura FinFlash

Lo scaling delle memorie Flash incontra diversi ostacoli di natura elettrica, piuttosto che legati a problemi attinenti alle fasi di processo. In particolare:

• la riduzione dello spessore dell’ossido tunnel e dell’ossido di controllo è limitata dall’insorgere di percorsi parassiti, che causano la perdita di carica che si trova nel gate flottante, limitando il data retention della memoria;

• la riduzione della tensione di drain può limitare l’innescarsi del fenomeno dell’iniezione di elettroni caldi, che regola la programmazione delle memorie con architettura NOR;

• nelle memorie ultra-dense di tipo NAND la vicinanza delle celle causa fenomeni di accoppiamento capacitivo fra i gate flottanti, interferendo con la carica in esse contenuta. Partendo da diversi presupposti, sono stati proposti diversi tipi di approcci per consentire di aumentare il numero di dati memorizzati nella memoria. Il primo punta sullo sviluppo di nuove

punto di partenza l’attuale tecnologia CMOS, cercando di superane i limiti introducendo sia nuovi materiali che architetture innovative, ma compatibili con essa.

L’architettura multi gate si inserisce nel secondo tipo di approccio e rappresenta un promettente candidato per continuare lo scaling delle memorie Flash, in accordo con quanto previsto dalla ITRS. Il controllo elettrostatico della regione di canale consente di ridurre la barriera di potenziale che si alza al drain (DIBL) e di ridurre gli effetti di canale corto. La presenza di uno stretto canale nel fin di silicio consente di ridurre i percorsi di perdita sotto-superfciali, che permette lo scaling dell’area della cella elementare a pochi nm2,con lunghezze di canale molto ridotte. Tali strutture assicurano correnti molto alte, un aspetto importante per migliorare i tempi di accesso alla memoria e la velocità di programmazione. Lo strato in cui viene intrappolata la carica avvolge su due o tre lati il fin, nel caso di strutture a doppio gate o a triplo gate rispettivamente, e ciò permette di raggiungere una maggiore efficienza in fase di programmazione rispetto alle strutture standard planari. Il gate flottante può essere costituito da uno strato continuo di silicio oppure si possono considerare le strutture a siti di intrappolamento discreto. Per i FG in polisilicio sussistono i problemi inerenti la riduzione dello spessore dell’ossido tunnel, aspetto legato alla presenza di percorsi parassiti che alterano la ritenzione del dato memorizzato. Ciò si traduce in dimensioni larghe della cella; infatti, a causa della disposizione verticale del canale, lo spessore dell’ossido contribuisce a determinare la dimensione della cella. L’introduzione della struttura SONOS offre diversi vantaggi rispetto ai dispositivi convenzionali in cui il gate flottante è costituito da uno strato continuo di polisilicio. Oltre a rendere la fase di produzione più semplice, aspetto interessante per architetture molto complesse, consente di ridurre le dimensioni. Lo strato equivalente di ossido di una memoria SONOS ( lo spessore dello strato ONO varia fra i 7-10 nm) è più sottile rispetto a quello di una memoria convenzionale, rendendole adatte sia per applicazioni di tipo integrato sia laddove è necessario memorizzare un grande volume di dati.

Aspetti da chiarire riguardano la geometria più idonea per garantire prestazioni migliori. E’ necessario un attento studio elettrostatico su dispositivi a doppio o triplo gate per stabilire, ad

esempio, gli effetti della carica confinata in fin dai bordi circolari, lo stress esercitato dal campo elettrico sullo strato di ossido tunnel, e valutare l’iniezione della carica. In secondo luogo è necessario approfondire i meccanismi di trasporto che regolano le operazioni di programmazione e cancellazione ed, infine, come disporre le celle nell’array. In questo senso le simulazioni CAD forniscono un potente mezzo per rispondere a tali quesiti.