Simulazione CPU – 1
(componenti fondamentali)
Register File ALU
Memoria
Architetture degli Elaboratori e delle Reti I
Laboratorio – linea 2 (G-Z)
10
2
Memoria
Architetture degli Elaboratori e delle Reti I
Laboratorio – linea 2 (G-Z)
10
Architetture degli Elaboratori e delle Reti I
Laboratorio – linea 2 (G-Z)
10
4
Address selector (A)
Input value (D) bytes mask (access
enable if 1) Write input at
selected address
Read value at selected address
Asynchronous reset
Memoria
Register File
Architetture degli Elaboratori e delle Reti I
Laboratorio – linea 2 (G-Z)
10
Architetture degli Elaboratori e delle Reti I
Laboratorio – linea 2 (G-Z)
10
6
Write enable (at selected register) Input value
Register A selector Register B selector
Register A content
Register B content
Architetture degli Elaboratori e delle Reti I
Laboratorio – linea 2 (G-Z)
10
Implementazione mediante componenti libreria standard Logisim
ALU
Architetture degli Elaboratori e delle Reti I
Laboratorio – linea 2 (G-Z)
10
8
ALU
Architetture degli Elaboratori e delle Reti I
Laboratorio – linea 2 (G-Z)
10
9
Input value A
Input value B Operation
Shift amount
Output value C
ALU
Architetture degli Elaboratori e delle Reti I
Laboratorio – linea 2 (G-Z)
10
10
