Capitolo 4
Progettazione del riferimento di tensione di
tipo Bandgap
In questo capitolo viene presentata la progettazione del BVR. Dapprima si descrive lo schema a blocchi, spiegando la funzione di ogni singolo blocco e successivamente si analizzano in dettaglio i circuiti che lo compongono, mettendo in relazione le considerazioni fatte nel capitolo precedente con le prestazioni dei blocchi stessi e soffermandoci sulle modifiche necessarie all‘architettura di principio al fine di migliorarne le prestazioni. Sono spiegate le motivazioni che hanno portato alle scelte fatte, con particolare attenzione alla tecnica con mantenimento della tensione d‘uscita applicata al meccanismo di memorizzazione della tensione di errore.
4.1 Schema a blocchi
Il nostro BVR dovrà essere alimentato da una singola tensione positiva che potrà assumere uno dei seguenti valori: 1.8V, 2.5V o 3.3V. Lo schema a blocchi del riferimento di tensione progettato é raffigurato in figura 4.1.
Figura 4.1 – Schema a blocchi del BVR progettato
Procediamo ora a descrivere le funzioni dei singoli blocchi circuitali. Il BVR può essere così suddiviso:
Core, che genera la tensione di bandgap;
Catena diretta, che rileva la tensione di errore e la memorizza, grazie ad un amplificatore fully-differential, nelle capacità di errore, ne esegue poi l‘integrale tramite due integratori complementari, le cui uscite costituiscono la tensione di riferimento differenziale che corrisponde anche all‘ingresso del sistema di guadagno.
Blocco di guadagno, che converte il segnale differenziale in ingresso, fornito dai due integratori della catena diretta, in un segnale unipolare e, grazie alla possibilità di modificare il suo guadagno attraverso un controllo digitale, consente di variare la tensione differenziale di uscita del riferimento.
Circuito di polarizzazione, che genera le correnti e le tensioni che polarizzano i vari blocchi;
Generatore dei segnali di controllo, che genera i segnali di controllo per il pilotaggio degli interruttori che realizzano le configurazioni switched-capacitor nelle varie fasi di funzionamento;
Start-up, necessario per evitare che il core rimanga spento, con correnti di polarizzazione nulle o sia polarizzato in modo non corretto, causando una tensione di riferimento d‘uscita errata.
Nel circuito di figura 4.1 è mostrato un segnale di enable (EN), attivo alto, reso necessario dal fatto che il BVR fa parte di un sistema più complesso e quindi il sistema digitale che controlla l‘intero chip, deve avere la possibilità di disattivare o abilitare il riferimento bandgap. Lo scopo é disabilitare il BVR per limitare i consumi, se la tensione di riferimento non fosse necessaria. Va fatto notare che tramite tre segnali di controllo, il sistema digitale può modificare il guadagno della catena di reazione variando il valore della tensione differenziale di uscita. La corrispondenza tra le tensioni di alimentazione e le tensioni differenziali disponibili è mostrata nella tabella 4.1 riportata di seguito; ovviamente non si possono ottenere tensioni di riferimento con valori superiori alla tensione di alimentazione utilizzata.
Segnale di controllo
Alimentazione 1.8V 1.3V Non disponibile Non disponibile
Alimentazione 2.5V 1.3V 2V Non disponibile
Alimentazione 3.3V 1.3V 2V 2.8V
Tabella 4.1- Tensioni di riferimento disponibili per ciascuna delle tre tensioni di alimentazione
E‘ necessario che il BVR realizzato possa ricevere in ingresso un segnale di RESET, anch‘esso proveniente dal blocco digitale, con lo scopo di riportare lo stato del BVR in una
condizione di funzionamento nota. Questo, può essere implementato facendo agire il segnale di RESET sugli interruttori che cortocircuitano le capacità del circuito d‘integrazione (fig. 4.8).
Per la realizzazione dell‘OTA, del comparatore e dell‘Opamp, sono stati utilizzati dei transistor MOSFET ―Low Voltage Threshold‖. Si garantisce così, il corretto funzionamento per tutto il range delle tensioni d‘alimentazione, perché questi, avendo un valore della tensione di soglia minore, riescono ad attivarsi con valori di alimentazione più bassi. Non è stato possibile utilizzare i MOSFET adatti al funzionamento con basse tensioni di alimentazione disponibili in tecnologia, in quanto con valori di tensione più alti si correrebbe il rischio di perforare l‘ossido del gate o farli lavorare in condizioni operative non corrette.
Particolare attenzione è stata data alla riduzione dell‘energia degli spike, causati dalle non idealità degli interruttori sulla tensione differenziale di uscita e a problemi di ridistribuzioni di carica in percorsi parassiti. Per far questo, è stato necessario generare le fasi non sovrapposte, due tensioni che inseguono le uscite differenziali del riferimento e inserire delle resistenze tra le uscite degli integratori e l‘ingresso del blocco di guadagno.
4.2 Interruttori
Nelle architetture che utilizzano la tecnica switched-capacitor, come nel nostro caso, sono presenti diverse non idealità legate al comportamento degli interruttori che influiscono sulla precisione del sistema, come il rumore , le perdite sottosoglia e l‘iniezione di carica. Questi effetti, che alterano la carica immagazzinata sulle capacità e quindi modificano il valore delle tensioni nei nodi del circuito, rendendono impreciso il valore della tensione di riferimento.
La struttura degli interruttori utilizzati è legata al problema dell‘iniezione di carica e ai provvedimenti presi al fine di ridurne gli effetti. Prima di presentare la struttura degli interruttori e deviatori utilizzati è necessario approfondire il fenomeno dell‘iniezione di carica e le possibili soluzioni.
4.2.1 Iniezione di carica
I fenomeni che danno luogo all‘iniezione di carica sono fondamentalmente due: la redistribuzione di carica e il ―Clock feedthrough‖.
Il fenomeno di redistribuzione della carica avviene quando un MOSFET usato come interruttore si spegne. Quando il MOSFET è acceso, nel canale è presente una carica, negativa nel caso del NMOS o positiva nel caso del PMOS, questa carica è pari a:
Quando il MOSFET si spegne, il canale e quindi la carica associata deve scomparire. Se il segnale di clock che causa lo spegnimento è sufficientemente veloce la carica si divide equamente e fluisce per metà attraverso il drain e per metà attraverso il source.
L‘effetto di ―Clock feedthrough‖ è legato, anch‘esso, allo spegnimento del MOSFET, infatti, il potenziale di gate, a cui è applicato il clock, subisce una brusca variazione di tensione, da a e poiché fra il gate ed il drain, o il source, esiste una capacità parassita di sovrapposizione , tale variazione si riporta sul drain per accoppiamento capacitivo. Le due capacità in serie si comportano da partitore capacitivo per cui la variazione di tensione sul nodo corrisponde a:
dove è la capacità del nodo di uscita verso massa e è la variazione di tensione sul gate.
4.2.2 Riduzione degli effetti dell’iniezione di carica
Per ridurre gli effetti d‘iniezione di carica si può utilizzare una pass-gate, sostituendo il semplice interruttore realizzato con un NMOS o PMOS, con una coppia di transistor PMOS e NMOS in parallelo pilotati da segnali digitali opposti logicamente. In tal modo mentre il PMOS immagazzina carica positiva, il transistor NMOS immagazzina carica negativa e i loro effetti tendono ad annullarsi. In realtà, non è quasi mai possibile riuscire ad annullare esattamente la carica perché questo dipende anche dal segnale d‘ingresso all‘interruttore. Questa configurazione presenta comunque altri due vantaggi, lavorando in parallelo, infatti, non si ha né la degradazione del livello logico alto, che avviene utilizzando un semplice pass transistor di tipo n, in quanto compensata dal comportamento del transistor di tipo p, né, la degradazione del livello logico basso, causata dal pass transistor di tipo p per la
presenza di quello di tipo n. Un altro vantaggio è la riduzione della resistenza complessiva dell‘interruttore grazie al parallelo delle due resistenze di canale; il vantaggio è notevole se si considera che la resistenza del singolo transistor non è lineare rispetto alla tensione di uscita.
Figura 4.2 - Pass-gate
Un meccanismo per annullare la carica iniettata è sfruttare due MOSFET detti ―dummy‖; ciascuno con un‘area pari alla metà del MOSFET che funziona da interruttore e di cui vogliamo eliminare il fenomeno dell‘iniezione di carica. Lo schema di principio è mostrato in figura 4.3, si può notare che i due MOSFET sono inseriti uno in ingresso e l'altro in uscita, in quanto, almeno idealmente, la carica si divide metà verso il drain e metà verso il source. I MOSFET dummy presentano drain e source cortocircuitati far loro e non intervengono durante la fase in cui l‘interruttore è acceso, mentre quando l‘interruttore viene spento, i dummy si accendono e intercettano nel loro canale la carica iniettata.
Anche in questo caso la cancellazione non è perfetta, soprattutto se il clock non ha fronti sufficientemente ripidi, ma è comunque efficace. Tipicamente si utilizzano anche due resistori, in serie ai dummy, che hanno il compito di rendere identica l‘impedenza vista dai terminali di source e drain di , consentendo alla carica proveniente dallo svuotamento del canale di dividersi equamente.
La scelta dei dummy MOSFET funziona anche per la soppressione del ―clock feedthrough‖, trascurando le capacità di canale e considerando con e rispettivamente la larghezza e la capacità di sovrapposizione di , mentre con e la larghezza e la capacità di sovrapposizione di e che e , otteniamo per la coppia di transistor ed :
4.2.3 Pass-gate e deviatori
Nel dimensionamento delle pass-gate si deve tener conto di numerosi fattori in contrasto tra loro. Per limitare la resistenza associata all‘interruttore e i tempi di commutazione è necessario aumentare il rapporto , mentre, per ridurre la carica iniettata si deve ridurre l‘area dei pass-transistor. Le perdite sottosoglia aumentano linearmente con la temperatura e al diminuire della lunghezza, non si può pertanto utilizzare la lunghezza minima di processo per aumentare il rapporto .
Le dimensioni scelte per i transistor delle pass-gate e la struttura delle stesse sono presentate in figura 4.4. Per pilotare i transistor della pass-gate, si deve utilizzare anche un inverter per generare il segnale di controllo negato logicamente. Nei casi in cui non è importante ridurre l‘effetto della redistribuzione di carica non omogenea, è stato preferito non utilizzare le resistenze in serie al segnale d‘ingresso e d‘uscita, che ovviamente, hanno l‘effetto di aumentare la resistenza equivalente dell‘interruttore.
Figura 4.4 - Pass-gate realizzata per gli interruttori
I deviatori sono costituiti da due pass-gate come presentato in figura 4.5 (a). In base al livello logico del segnale di controllo in ingresso è attivata una o l‘altra pass-gate. I segnali di controllo in ingresso sono due perché si deve evitare la contemporanea abilitazione di entrambe le pass-gate; per questo, il generatore dei segnali di controllo genera i due segnali invertiti e con fasi non sovrapposte, con i quali si pilotano le pass-gate dei deviatori. E‘ importante sottolineare che questi segnali non possono essere utilizzati per pilotare i dummy, che evidentemente sarebbero ancora spenti all‘apertura dell‘interruttore e quindi non potrebbero assorbire la carica di canale iniettata.
Nel caso dei deviatori utilizzati per il meccanismo di start-up (paragrafo 4.8), il segnale di controllo utilizzato è singolo, in quanto si possono trascurare i problemi causati dalla sovrapposizione delle fasi durante il tempo di assestamento, in cui il BVR non è ancora andato a regime. E‘ stato possibile, quindi, ridurre ad uno il numero di inverter utilizzati per i deviatori in questione.
4.3 Descrizione del Core
Per la struttura del core si è optato per la configurazione classica, priva di MOSFET utilizzati per la polarizzazione dei due rami, evitando di aggiungere eventuali errori di mismatch e rumore. Dato che il core è pilotato dalla tensione unipolare in uscita dal blocco di guadagno, eventuali spike e rumore sulla tensione di alimentazione non influiscono direttamente sul core ma indirettamente tramite la tensione di riferimento attraverso il circuito di retroazione. Il circuito elettrico del core del BVR realizzato è presentato in figura 4.6.
Figura 4.6 – Schema circuitale del Core del BVR
Si è scelto di polarizzare i transistor e con una corrente di 1μA. La scelta è stata determinata dal trade-off tra il consumo di potenza e l‘area occupata; per ridurre il consumo di potenza del core si devono ridurre le correnti di polarizzazione utilizzando resistenze più elevate che, di contro, occupano un‘area maggiore. Il dimensionamento è stato realizzato in due passi; in modo analitico e sfruttando le simulazioni. Stabilita la corrente di
polarizzazione e scelto il numero di BJT che compongono (pari a otto volte ), con lo scopo di limitare gli errori di matching tra i bipolari, abbiamo calcolato i valori della resistenza . Dalla relazione:
si ottiene:
L‘altro resistore si può ricavare dalla relazione:
in modo da annullare il coefficiente di temperatura per . Trascurando le variazioni della resistenza con la temperatura, si ottiene un valore approssimato di :
Nella seconda fase viene simulato il funzionamento del core del bandgap, considerando l‘andamento di con la temperatura con l‘obbiettivo di ottenere la compensazione della curvatura alla temperatura di 27°C. La resistenza richiesta corrisponde a:
La simulazione è stata fatta utilizzando un amplificatore ideale che compie la retroazione, come nella struttura classica del bandgap, ed inoltre, visto che il circuito cosi realizzato ha due punti stabili di funzionamento, di cui uno con correnti nulle, è stato necessario forzare il circuito con una condizione iniziale per le tensioni base-emettitore dei bipolari. Scelti i valori delle resistenze e ricordando la molteplicità di otto scelta per , si può calcolare il valore di dall‘equazione 3.13, dalla quale si ottiene un valore di -0.08492. Quindi un errore tra le tensioni di errore influisce sulla tensione di bandgap del core e quindi sulla tensione differenziale di uscita di un fattore:
In base al risultato ottenuto, si può affermare che la componente di rumore in uscita introdotta dal blocco di guadagno è trascurabile rispetto a quella della catena diretta; la sua densità spettrale viene attenuata dal core di un fattore .
4.4 Circuito di polarizzazione
Questo blocco consente di generare tutte le correnti e tensioni necessarie per polarizzare i vari circuiti. E‘ importante sottolineare che la tensione di modo comune ( ), pari a , la tensione di riferimento dello start-up ( ) e la corrente di polarizzazione ( ) di 100nA provengono dall‘LDO che garantisce, per questi segnali, una buona stabilità con la temperatura e alle variazioni della tensione d‘ingresso e, ai vari circuiti del BVR, di essere polarizzati correttamente riducendo le variazioni sulle tensioni e correnti di riferimento. Gli altri segnali di polarizzazione sono tutti generati dal blocco di polarizzazione a partire dalla corrente come mostrato in figura 4.7.
Tramite due specchi di corrente, e si ottiene rispettivamente la
per l‘amplificatore fully-differential, pari a 100nA, e la di 200nA per l‘amplificatore della catena di reazione. Gli specchi sono realizzati con MOSFET di lunghezza pari ad 1μm, dimensione non troppo piccola per garantire la precisione dello specchio. Le tensioni e corrispondono alle tensioni di gate dei MOSFET, rispettivamente di tipo N e di tipo P, con il gate e il drain cortocircuitati e polarizzati con una corrente di 100nA. Queste sono utilizzate per polarizzare gli amplificatori che realizzano gli integratori in uscita. Il segnale polarizza anche il comparatore del sistema di start-up. Le uscite e sono disaccoppiate con delle capacità di 2pF (vedi figura 4.1) per limitare i disturbi in alta frequenza e sono realizzate sfruttando la capacità di gate dei MOSFET e cortocircuitando il source e il gate a massa.
Le coppie di transistor ed , sono utilizzate per disabilitare o attivare la generazione delle tensioni e delle correnti di polarizzazione. Se ci soffermiamo sulla coppia , ricordando che il segnale di enable è attivo alto, si nota che nel caso in cui il controllo sia alto, il nodo è cortocircuitato a massa tagliando il collegamento con che continua ad essere polarizzato con 100nA. In modo duale come è cortocircuitato a massa, è cortocircuitato a da e scollegato da . Le correnti di polarizzazione, e , con il segnale di EN al livello alto, sono ovviamente, nulle. I transistor e sono del tipo ―low voltage threshold‖, ovvero hanno una tensione di soglia più bassa rispetto agli altri MOSFET del circuito, questo consente di ridurre, durante il normale funzionamento, la resistenza equivalente dell‘interruttore che si trova lungo il percorso del segnale.
4.5 Catena diretta
La catena diretta, presentata in figura 4.8, può essere scomposta, analogamente a quanto fatto nel capitolo precedente in due blocchi principali; il sistema di memorizzazione e quello d‘integrazione.
Come descritto nel capitolo precedente, è stata adottata, una tecnica con mantenimento della tensione di uscita, anche per il sistema di memorizzazione, realizzata tramite le capacità e ( ). Per implementare questa tecnica, è stato necessario modificare anche la modalità di trasferimento della tensione di errore alle capacità di integrazione e (2 ); infatti, le capacità di errore e ( ) hanno un terminale sempre
connesso all‘ingresso dell‘amplificatore fully-differential mentre l‘altro commuta tra l‘uscita corrispondente e l‘ingresso dell‘integratore in cascata.
Figura 4.8 – Schema a blocchi della catena di azione
Facendo un confronto con quanto presentato nel capitolo 3 per il sistema di guadagno, le capacità di errore hanno un compito analogo alla funzione svolta dalla capacità di feedback . I vantaggi ottenuti, da questa tecnica, sono principalmente due. Il primo riguarda la specifica di slew rate richiesta all‘amplificatore fully-differential perché, almeno idealmente a regime, nelle capacità e non viene iniettata carica per cui avendo un terminale sempre connesso in ingresso, le tensioni di uscita dell‘amplificatore corrispondono agli ingressi dei rispettivi integratori. Va notato che nella fase di ―Hold‖ questa tensione è mantenuta dalle capacità e e quindi la tensione di uscita è costante. Il valore delle due tensioni di uscita in condizioni di regime nelle due fasi è ottenuto in modo analogo a quanto fatto nel capitolo 3 per il sistema di guadagno. Nella fase di ―Transfer‖ (T):
(4.2)
Nella fase ―Hold‖ (H) che sostituisce la vecchia fase di ―Reset‖ (vedi paragrafo 4.7):
(4.3)
(4.4)
Dove corrisponde al guadagno ad anello aperto dell‘amplificatore fully-differential, al suo offset e con si indica l‘espressione:
dove si considera , e .
La differenza tra le tensioni di uscita nelle due fasi, ricavata dalle equazioni (4.1), (4.2), (4.3) e (4.4) è data da:
(4.5)
(4.6)
Si nota che la differenza tra l‘uscita differenziale nelle due fasi considerando il guadagno infinito è pari all‘offset dell‘amplificatore. Utilizzando il meccanismo con azzeramento
l‘amplificatore fully-differential sarebbe stato costretto, passando da una fase alla successiva, a compiere in modo differenziale un gradino di tensione in uscita. Deve, infatti, commutare dal valore di offset, alla differenza delle tensioni d‘ingresso degli integratori,
che è pari a .
Limitando il gradino di tensione in uscita si ottiene un importante beneficio per la cancellazione della tensione errore. Si riduce infatti, a parità di guadagno, l‘errore iniettato sulle capacità e , che consente di ottenere una precisione maggiore sulla cancellazione della tensione di errore. La variazione di tensione tra le fasi ―Transfer‖ e ‖Hold‖, sulle capacità e , che è legata alla carica iniettata sulla capacità di integrazione corrisponde a:
(4.7)
(4.8)
Dove è la tensione di modo comune dell‘uscita differenziale.
L‘errore differenziale sulle capacità di errore, nella tecnica con mantenimento, utilizzando le equazioni (4.5) e (4.6) e in condizioni di regime trascurando, quindi, la tensione di errore e la differenza tra le tensioni di modo comune corrisponde a:
Come si può vedere la componente viene divisa per mentre l‘offset che è una quantità infinitesima, rispetto alla componente precedente, è divisa solo per . Utilizzando il meccanismo con azzeramento e trascurando la componente dovuta alla tensione di errore , avremmo ottenuto un errore:
Si nota che la componente di errore è divisa per e non come con la tecnica con mantenimento per .
Un altro aspetto importante è il controllo del modo comune implementato per la tensione differenziale di riferimento. L‘amplificatore fully-differential (descritto nel paragrafo 4.5.1) ha un guadagno di modo comune elevato e questo è sfruttato per implementare anche una reazione di modo comune che fissa il valore di modo comune dell‘uscita. Attraverso un deviatore, si memorizza nelle capacità e ( ) la differenza tra la tensione di modo comune in ingresso al BVR e quella presente effettivamente in uscita ottenuta tramite i resistori e ( ). Con lo stesso meccanismo utilizzato per la tensione di errore del core, la differenza tra le tensioni di modo comune viene trasferita prima sulla capacità di errore (Eq. (4.7) e (4.8)) e di conseguenza sulle capacità d‘integrazione in modo comune, provocando la variazione del segnale di modo comune della tensione di riferimento.
Nonostante che la modalità di trasferimento sulla capacità d‘integrazione della tensione di errore e della correzione del modo comune d‘uscita avvenga con una configurazione diversa, rimangono valide le considerazioni fatte nel capitolo precedente. In particolare:
Dove , sono il guadagno ad anello aperto degli amplificatori degli integratori n e p.
(4.9)
(4.10)
Dalla differenza delle due equazioni (4.9) e (4.10) otteniamo:
Sapendo che e che ,
otteniamo trascurando l‘offset dell‘amplificatore fully-differential e
considerando :
Le espressioni precedenti sono analoghe all‘equazione (3.10) e si possono fare le medesime considerazioni del capitolo 3. Le capacità sono pari ad mentre le capacità di integrazione , sono state dimensionate con un valore di 2pF, abbiamo quindi un guadagno unitario per la catena di azione rispetto alla tensione di errore, mentre rispetto all‘errore di modo comune il guadagno è pari 0,25, dato che le capacità e sono di 0,5pF.
Analizziamo ora in dettaglio il circuito con i quali sono stati implementati l‘amplificatore fully-differential e i due integratori.
4.5.1 Amplificatore fully differential
L‘amplificatore fully-differential è stato realizzato con un folded-cascode (OTA) il cui schema è mostrato in figura 4.9.
La coppia differenziale d‘ingresso é stata realizzata con MOSFET di tipo p, che hanno un rumore flicker inferiore rispetto ai transistor di tipo n. Come si può notare, per non perdere dinamica sulla coppia differenziale, lo specchio di polarizzazione ( ) non è di tipo cascode; mentre per avere, una resistenza di uscita maggiore e quindi un guadagno ad anello aperto più elevato, gli specchi in uscita sono cascodati. I transistor , , e sono stati dimensionati con lo scopo di ottenere la minima tensione di saturazione possibile, di circa 100mV. Le loro tensioni di gate e , sono state ottenute tramite i transistor e , polarizzati con una corrente di e con il drain e il gate cortocircuitati.
Il meccanismo di controllo del modo comune è realizzato tramite la coppia differenziale composta da e e il transistor pilotato dalla tensione di modo comune di riferimento . Nelle architetture classiche il segnale di modo comune é reiettato, in questa configurazione invece, il segnale di modo comune in ingresso è amplificato verso l‘uscita. Analizzando la coppia differenziale d‘ingresso, sottoposta ad un segnale di modo comune, i due transistor e agiscono in parallelo e quindi si può immaginare come un unico MOSFET con larghezza pari alla somma dei due. Si nota allora che il transistor e la coppia di transistor - costituiscono una coppia differenziale che agisce sul modo comune.
Analizziamo ora il comportamento dell‘amplificatore. Dalla figura 4.9 si può vedere che e sono uguali tra loro e lo stesso vale per le coppie di MOSFET ,
, e , mentre ha una molteplicità doppia rispetto a e
ed essendo polarizzato con una corrente doppia rispetto ai MOSFET della coppia differenziale si ha ; ed inoltre indicando con il guadagno dello specchio di corrente con il MOSFET i-esimo in uscita possiamo scrivere:
Dove e sono rispettivamente la tensione differenziale e di modo comune in ingresso alla coppia differenziale. Per e possiamo scrivere:
Le correnti di cortocircuito , riferita all‘uscita , e riferita all‘uscita sono:
Per eliminare le componenti continue sulle correnti di cortocircuito, lasciando i termini differenziali, si deve verificare la seguente condizione:
(4.11)
Dal circuito in figura 4.9 abbiamo infatti, , e .
Applicando il teorema di Thevenin sull‘uscita, ipotizzando che la tensione di riposo in uscita sia genericamente pari a e che la condizione (4.11) sia verificata possiamo scrivere:
Quindi la tensione di uscita differenziale e la tensione di modo comune sono rappresentate dalle seguenti equazioni:
Come si può vedere dalle espressioni precedenti oltre ad un guadagno differenziale , è presente anche un guadagno di modo comune , in particolare:
Consideriamo, ad esempio, il caso in cui la tensione di modo comune tra gli ingressi dell‘amplificatore aumenti, la coppia differenziale di modo comune si sbilancia e la coppia
toglie corrente a e causa un aumento della tensione di modo comune di uscita. La tensione di modo comune di uscita è stabilizzata, grazie alla tecnica con mantenimento e agli integratori in cascata al valore di:
e grazie alla reazione presente esternamente all‘amplificatore, il modo comune in ingresso si aggiusta sul valore di riferimento .
Se indichiamo con la resistenza differenziale di canale dell‘i-esimo MOSFET, la resistenza di uscita per l‘amplificatore fully-differential corrisponde a:
4.5.2 Progetto degli integratori di uscita
Nella progettazione degli integratori sono intervenuti numerosi fattori che hanno determinato le scelte architetturali. Nel capitolo 3, abbiamo visto che il meccanismo di integrazione funziona correttamente anche con un guadagno non molto elevato dell‘amplificatore con l‘inconveniente di aumentare il tempo necessario per correggere un eventuale disturbo nel core o raggiungere il valore di regime. La tensione di riferimento, inoltre, deve mostrare al carico una bassa resistenza di uscita e, visto che sarà campionata da diversi sistemi, deve essere in grado di erogare correnti elevate in intervalli di tempo limitati. Sulla base di queste esigenze si è scelto di utilizzare due semplici integratori a singolo ingresso, ciascuno costituito da uno stadio di guadagno a source comune e uno stadio di uscita ad inseguitore di source per abbassare la resistenza d‘uscita.Gli schematici sono raffigurati in figura 4.10.
Figura 4.10 – Schema circuitale dell‘architettura degli integratori a) Integratore-n b) Intregratore-p
Le tensioni di uscita degli integratori non devono avere una dinamica ―rail to rail‖, il terminale ―negativo‖ della tensione differenziale non è necessario che abbia una dinamica estesa fino alla tensione di alimentazione e, in modo duale, il terminale ―positivo‖ non deve estendersi fino a massa. Per questo gli stadi d‘uscita degli integratori sono stati realizzati con dei source follower in classe AB di tipo n o p rispettivamente per le uscite e . Realizzando gli stadi di uscita in classe AB, le tensioni in ingresso agli amplificatori pilotano anche i transistor di carico dell‘uscita. In questo modo la corrente assorbita dallo stadio d‘uscita (corrente entrante) non è limitata al valore assorbito a riposo, come
accade quando si polarizza il transistore del source follower (M3) con una corrente costante.
Per realizzare l‘architettura in classe AB anche gli stadi d‘ingresso a source comune dovranno essere di tipo p e n. Gli stadi d‘ingresso dei due integratori sono diversi e come conseguenza anche le tensioni in ingresso lo sono; per l‘integratore-n abbiamo in ingresso una tensione pari a , per l‘integratore-p pari a . I transistor mantengono polarizzati i transistor anche quando la tensione in ingresso non è maggiore della dei transistor e .
Entrambi gli ingressi degli integratori sono polarizzati con una corrente di 1 . Ipotizzando che e siano in saturazione e avendo un rapporto pari a 10, nello stadio di uscita scorrono 10 . Le dimensioni dei transistor, fissate le correnti, sono state calcolate per ottenere una non superiore a 50mV. Questo incide sulla dinamica di uscita, ed infatti, per i due integratori valgono le seguenti disuguaglianze:
Affinché i due integratori possano avvicinarsi rispettivamente a e , devono avere piccole.
Il guadagno degli integratori può essere ricavato semplicemente tramite il modello di piccolo segnale:
dove , e l‘inverso della resistenza differenziale di
canale . La resistenza di uscita è pari a:
Per limitare l‘iniezione di carica sulla tensione di riferimento, il blocco di guadagno ha bisogno di una replica delle tensioni d‘uscita. Le repliche devono inseguire le tensioni di
uscita e rimanere equivalenti anche nell‘eventualità di variazioni causate dal carico che agirebbero solo sull‘uscita effettiva e non sulla replica. Per questi motivi, invece di duplicare lo stadio di uscita è stato utilizzato un buffer realizzato semplicemente con una coppia differenziale come raffigurato in figura 4.11.
Figura 4.11 – Schema circuitale del buffer a) Buffer dell‘integratore-n; b) Buffer dell‘integratore-p
I due buffer sono polarizzati con una corrente di 1 ed hanno un guadagno :
che con è pari a 1; dove corrisponde alla resistenza di uscita
del carico a specchio della coppia differenziale e alla transconduttanza di o . Anche in questo caso sono stati utilizzati dei pass-transistor ( , e ) per disabilitare il funzionamento degli integratori con il segnale di EN. Dato che non era possibile inserire questi interruttori in ingresso, perché gli effetti delle loro non idealità sarebbero state amplificate, sono stati inseriti tra il primo e il secondo stadio impedendo così che gli stadi di uscita degli integratori, collegati tramite le resistenze (vedi fig. 4.8), possano condurre anche con il BVR disabilitato. Anche in questo caso l‘interruttore
è stato realizzato con un transistor Low Voltage Threshold. Gli schemi completi degli integratori n e p sono mostrati in figura 4.12 e 4.13.
Figura 4.12 – Schema circuitale dell‘integratore-n
In uscita sulle repliche sono state aggiunte delle capacità di disaccoppiamento di 2pF analoghe a quelle utilizzate in uscita al circuito di polarizzazione (vedi figura 4.1).
4.6 Blocco di Guadagno
Il blocco di guadagno è costituito da un amplificatore operazionale che esegue tramite la tecnica switched-capacitor la differenza tra i due ingressi; in particolare trasforma l‘uscita differenziale in un segnale unipolare che polarizza il core del BVR.
La modalità di funzionamento, come descritto nel capitolo 3, è a due fasi. Nella fase di ―Execute‖, ipotizzando un guadagno unitario di , l‘uscita corrisponde alla differenza degli ingressi e l‘offset incide sull‘uscita con un coefficiente dell‘ordine di , dove corrisponde al guadagno ad anello aperto dell‘amplificatore operazionale, mentre nella fase di ―Hold‖ in uscita alla tensione si somma l‘offset dell‘amplificatore. Rispetto al sistema presentato nel capitolo 3, nell‘implementazione sono state apportate alcune piccole variazioni. Il circuito implementato è raffigurato in figura 4.14.
Le capacità , , e sono uguali tra loro e pari a mentre la capacità è
programmabile e può assumere i seguenti valori , e in base al
segnale digitale attivo in ingresso.
Le capacità parassite degli interruttori memorizzano la tensione del nodo a cui sono collegate, cosi quando la capacità commuta dalla tensione di riferimento verso , la differenza tra queste due tensioni introduce un disturbo sull‘uscita del BVR, disturbo dovuto anche alla corrente che attraversa la stessa . Le medesime considerazioni si possono fare anche per il terminale e la capacità . Per limitare questo effetto sono stati presi due provvedimenti. Il primo consiste nel creare negli integratori due repliche, che inseguono le rispettive uscite utilizzando i due buffer descritti nel paragrafo precedente. Queste repliche corrispondono alle due tensioni di riferimento in ingresso; il circuito riceve non più una singola tensione di riferimento, che avevamo indicato nel capitolo 3 con il nome di , bensì la e la . Le capacità e commutano tra due tensioni aventi circa lo stesso valore così da annullare l‘effetto dovuto al campionamento sull‘uscita. A questo punto però é stato necessario nella fase di ―Execute‖ iniettare una carica in che annulli la differenza tra le tensioni di riferimento così da ricondurci alla situazione studiata nel capitolo 3. Tramite la capacità infatti:
Il secondo provvedimento per limitare gli effetti delle non idealità degli interruttori, dovuto al campionamento del blocco di guadagno sulla tensione differenziale del BVR, consiste nell‘inserire delle resistenze di 50KΩ tra l‘interruttore e gli ingressi del sistema di guadagno (fig. 4.14).
L'altra modifica apportata al sistema riguarda la programmabilità della capacità di reazione . Come già accennato, tramite tre segnali di controllo si sceglie il valore che la capacità assume variando di fatto il guadagno del sistema ( ):
(4.12)
Il sistema di interruttori che consente di variare la capacità programmabile è rappresentato in figura 4.15.
Figura 4.15 – Sistema implementato per la capacità programmabile
In base ai requisiti del sistema è stato necessario implementare tre tensioni differenziali di uscita programmabili a 1.3V, 2V e 2.8V. A ciascuna di esse corrisponde un valore della capacità come mostrato nella tabella 4.2
Segnale di Controllo
528,05 fF 0.947 1.3V
830 fF 0.602 2V
1,139 pF 0.439 2.8V
Tabella 4.2 – Relazione tra i segnali di controllo, tensione generata dal BVR, capacità programmabile utilizzata, e guadagno del sistema
La tensione corrisponde alla tensione del core ed è quindi bloccata dall‘architettura al valore tipico di circa 1.2V; di conseguenza dall‘equazione (4.12) si può scrivere:
(4.13)
Quindi aumentando il valore della capacità programmabile aumenta la tensione differenziale di riferimento e viceversa. E‘ importante sottolineare che secondo quanto descritto nel capitolo 3, il sistema rimane stabile se è valida la seguente relazione:
Quindi possiamo scrivere dall‘equazione (4.13), in condizione al limite della stabilità:
Con quest‘architettura quindi, con i valori scelti per e e mantenendo un certo margine di sicurezza rispetto alla condizione d‘instabilità ( , si può ottenere teoricamente una tensione differenziale di riferimento minima all‘incirca di 0.4V.
4.6.1 Amplificatore operazionale del blocco di guadagno
L‘amplificatore operazionale Opamp, a due stadi di guadagno con uscita in classe A utilizzato per il blocco di guadagno è mostrato in figura 4.16. E‘ stato utilizzato un
amplificatore a due stadi di guadagno in quanto pilota il core che rappresenta un carico resistivo.
Figura 4.16 – Schema circuitale dell‘Opamp a singolo stadio e uscita in classe A
La coppia differenziale é formata da transistor di tipo p e consente di avere un segnale in uscita dallo stadio d‘ingresso riferito a massa. In base ai requisiti imposti dal sistema l‘amplificatore deve avere un basso consumo di potenza. La corrente di polarizzazione in ingresso, è di 200nA e viene specchiata, tramite con un rapporto di circa 7,5, cosi da ottenere una corrente che polarizza la coppia differenziale d‘ingresso di 1,5μA. I transistor in uscita sono polarizzati con una corrente pari a 7,5μA il che comporta un consumo totale:
Aver polarizzato l‘amplificatore con una corrente piccola, limita le prestazioni in termini di slew-rate e prodotto guadagno banda; il sistema, però ai fini del corretto funzionamento, non richiede prestazioni elevate in campo dinamico. In base a quanto descritto nel capitolo 3, l‘utilizzo della tecnica con mantenimento permette non solo di avere requisiti sullo slew
rate meno stringenti ma anche, a parità di errore in uscita, di avere un guadagno dell‘amplificatore ad anello aperto più basso.
Affinché si abbia offset sistematico nullo, si è imposta la condizione che le correnti di polarizzazione dei MOSFET e siano uguali tra loro. Questa imposizione si riflette sul rapporto dei β dei transistor [21]:
Come si può notare dalla figura 4.16 le dimensioni dei transistori della coppia differenziale sono state ingrandite, questo per ridurre sia la deviazione standard dell‘offset ma anche la componente di rumore flicker. Per i transistor e è stato scelto un rapporto tra i β:
che aiuta a ridurre oltre al rumore flicker e alla deviazione standard dell‘offset, anche il rumore termico ( ) dell‘operazionale [21]:
dove e sono rispettivamente il rumore termico generato dai transistor e . I transistor , e sono necessari per garantire, nel caso in cui il BVR sia disabilitato, che anche il blocco di guadagno sia spento e non consumi potenza. In particolare lo stadio di uscita è disaccoppiato dallo stadio d‘ingresso e dalla tensione di polarizzazione e la corrente di polarizzazione viene annullata.
4.7 Generatore dei segnali di controllo
Il generatore deve creare i segnali di controllo per i deviatori e le pass-gate, in modo da realizzare le tre fasi di funzionamento del circuito. Il circuito digitale che è il cuore del generatore di fase deve quindi generare due segnali di controllo, ― ‖ e ― ‖ con la temporizzazione vista in figura 3.2 del Capitolo 3 e presentata di seguito in figura 4.17 in cui è stata sostituita la fase di ―Reset‖ del sistema di memorizzazione con la fase di ―Hold‖.
Figura 4.17 – Temporizzazioni dei segnali generati dal circuito digitale
Come si può vedere dallo schema circuitale di figura 4.17 la frequenza dei segnali di
controllo e è pari a .
Da un‘analisi della tabella di verità o delle mappe di Karnaugh, mostrate in figura 4.18, si evidenzia che dal segnale negato della fase i-esima, si può ottenere
nella fase successiva, mentre, con un‘operazione di ―OR‖ tra
negato e nella fase i-esima si ottiene della fase successiva. Applicando il teorema di De Morgan si può scrivere:
Al fine di minimizzare la complessità della rete combinatoria, i ―Don‘t Care Conditions‖ sono stati assunti pari ad ‗1‘.
Store_error (i) Single_ended (i) Store_error (i+1) Single_ended (i+1)
Fase 1 1 1 1 0 Fase 2 1 0 0 0 Fase 3 0 0 1 1 0 1 - - (a) (b)
Figura 4.18 – a) Tabella delle verità b) Mappa di Karnaugh per la generazione dei segnali di controllo
L‘implementazione della macchina digitale è presentata in figura 4.19 ed è formata semplicemente, da due flip-flop D Edge Trigger, sensibili sul fronte di salita del clock e da una porta NAND a due ingressi.
Lo schema circuitale del generatore di fasi é rappresentato in figura 4.20.
Figura 4.20– Schema circuitale del generatore dei segnali di controllo
In ingresso è presente una porta AND che abilita l‘ingresso del clock tramite il segnale EN. Per ridurre il problema degli interruttori relativo a redistribuzioni di carica non volute, i segnali uscenti dalla macchina digitale sono trattati ciascuno da un generatore di fasi non sovrapposte, in modo che ciascun segnale di controllo non abbia intervalli di sovrapposizione al livello logico alto con il suo negato. Il generatore di fasi non sovrapposte è raffigurato in figura 4.21 dove, rispetto all‘architettura tradizionale sono stati aggiunti due inverter in cascata e le capacità per aumentare il ritardo dell‘anello di reazione e quindi l‘intervallo di tempo di non sovrapposizione tra i segnali in uscita.
Gli inverter sono stati dimensionati per avere un fan out elevato e tempi di commutazione di salita e discesa uguali tra loro, quindi per i MOSFET n e p dell‘inverter abbiamo
, e in particolare e
.
In figura 4.22 sono mostrate le temporizzazioni dei segnali generati da un generatore di fasi non sovrapposte, dove è l‘intervallo di non sovrapposizione.
Figura 4.22 –Segnali generati dal generatore di fasi non sovrapposte
I segnali non sovrapposti in uscita dal generatore di fase sono quindi: e che gestiscono le fasi della catena diretta, mentre e
gestiscono quelle del blocco di Guadagno.
4.8 Circuito di Start-up
Un sistema di start-up è necessario, tipicamente, in circuiti in cui è presente un blocco di auto-polarizzazione. Nel caso specifico del BVR si verificano due punti di lavoro stabili di cui uno con correnti nulle nel core. Il BVR realizzato non presenta un blocco di auto-polarizzazione ma utilizza due segnali, una tensione di modo comune ( ) e una corrente
( ) per generare le tensioni e le correnti di polarizzazione. La presenza di due punti di lavoro stabili nel core impone però l‘introduzione di un meccanismo di start-up. Il core del BVR é alimentato in realtà dalla tensione in uscita dal blocco di guadagno che corrisponde alla differenza delle tensioni d‘uscita degli integratori; esiste quindi la possibilità che il core possa essere spento e il sistema di reazione, correttamente polarizzato, non riesca a spostarlo da questo punto di equilibrio in quanto le tensioni di errore sono uguali tra loro. Per evitare che il sistema si blocchi in punti di lavoro stabili ma errati e per ridurre il ―settling time‖ all‘accensione, è stato inserito un sistema di start-up.
Il circuito utilizza un comparatore con isteresi e una porta AND a tre ingressi come raffigurato in figura 4.23. Agisce sugli integratori, tramite un deviatore e sfrutta la capacità di gate di un MOSFET cortocircuitato a massa, è dimensionato per ottenere una capacità , per memorizzare la carica da iniettare sulle capacità d‘integrazione ( ) come presentato in figura 4.24.
Figura 4.23 – Circuito di start-up
Il comparatore di figura 4.23, confronta la tensione in uscita dal blocco di guadagno , sull‘ingresso negativo, con una tensione di riferimento in ingresso sul terminale positivo, quindi, l‘uscita del comparatore assumerà il livello logico alto quando la tensione di bandgap è inferiore a , e il livello logico basso in caso contrario. Il segnale in uscita dal comparatore è, a sua volta, l‘ingresso della AND. Gli altri due ingressi della AND, sono e il segnale di controllo . Il primo ha lo scopo di disattivare il meccanismo di start-up se il BVR è disabilitato, dato che è comunque attivo se l‘intero chip a cui appartiene il BVR è alimentato. L‘altro segnale invece sincronizza il segnale di controllo , con la fase attiva di
. Se l‘uscita del comparatore è al livello alto i due segnali coincidono, in caso contrario il meccanismo di start-up é disattivato e è al livello logico basso.
Figura 4.24 Schema a blocchi della catena di azione con inserito il meccanismo di start-up
Il segnale così generato pilota il deviatore con singolo controllo evidenziato in figura 4.24, che ha il compito di caricare e scaricare la capacità .Consideriamo il caso che il sistema non abbia raggiunto la condizione di regime e quindi l‘uscita del comparatore sia attiva, dalla figura 4.24 si vede che, per l‘uscita negativa della tensione differenziale di riferimento, la capacità è collegata alla tensione di alimentazione durante la fase on di , ovvero nella fase di ―Update‖ per il sistema di integratori; mentre durante la fase successiva, quella di ―Hold‖ è connessa in ingresso all‘integratore-n e viene trasferita una frazione pari al rapporto della tensione di alimentazione. Considerando il valore della tensione in ingresso all‘ìntegratore-n dell‘ordine di possiamo scrivere l‘equazione che regola la carica iniettata sulla capacità :
Se analizziamo il meccanismo di start-up per l‘uscita positiva della tensione differenziale, la carica iniettata sulla capacità , considerando il valore della tensione in ingresso all‘integratore dell‘ordine di , si ottiene :
La carica viene iniettata durante la fase di ―Update‖ a differenza di quanto descritto per l‘altro terminale di uscita. Questa carica iniettata contribuisce a caricare le capacità d‘integrazione e agisce in modo differenziale:
Il valore della tensione è stato scelto pari a 0.9V, la scelta è stata determinata dal compromesso di due esigenze. La prima consiste nell‘avere un valore non di molto inferiore alla tensione di bandgap del core, affinché il meccanismo di start-up rimanga attivo fin quando questa tensione non si sia avvicinata al valore di regime, permettendo quindi al sistema, di auto-sbloccarsi nell‘eventualità di stati di funzionamento stabili non desiderati. L‘altra esigenza, in contrapposizione alla prima, è di evitare che una volta raggiunto il valore di regime, la presenza di spike sulla tensione di bandgap dovuti all‘iniezione di carica degli interruttori, possano far attivare il comparatore e il meccanismo possa iniettare carica sulle capacità , modificando il valore dell‘uscita differenziale di riferimento che dovrebbe rimanere stabile una volta terminato il tempo di assestamento. Per attenuare gli spike in ingresso al comparatore è stato aggiunto un filtro passa basso con frequenza di polo pari a 628,3KHz con una resistenza di 200KΩ e una capacità di 12.5pF (Fig. 4.23).
4.8.1 Comparatore con isteresi
Il comparatore con isteresi utilizzato è presentato in figura 4.25
Figura 4.25 – Comparatore con isteresi
La coppia differenziale del comparatore, costituita da , è polarizzata con una corrente di soli 100nA in quanto non deve rispondere a requisiti stringenti in termini di velocità. Si è quindi preferito avere un basso consumo di potenza.
(4.14)
Le coppie di MOSFET di tipo p e costituiscono la cella base del comparatore. Il comportamento di una cella base del comparatore é rappresentata in figura 4.26.
Figura 4.26 – Funzione di trasferimento della cella base del comparatore
Le considerazioni fatte di seguito sono valide per . La coppia differenziale ha il compito di variare le correnti e in base ai segnali in ingresso.
(4.15)
Ipotizzando che sia uguale a e quindi sia nulla, tutta la corrente scorre in . I MOSFET e sono spenti ed è acceso, ma presenta una nulla visto che è nulla. Sela corrente inizia a scendere e la a salire questa inizierà a scorrere solo in finché ed non si accendono. In questa condizione limite, è pari a e solo e
sono attivi formando uno specchio di corrente in cui vale la condizione:
(4.16)
Raggiunta questa condizione con un rapporto dei β superiore ad uno d‘ingresso si innesca una reazione positiva, indipendentemente dai segnali in ingresso alla coppia differenziale. Per spegnere definitivamente i transistor e e azzerare la corrente , invece, devono contribuire anche gli ingressi della coppia differenziale. Il meccanismo d‘isteresi è garantito nell‘eventualità in cui tornasse a crescere rispetto a ; infatti è necessario,
in questo caso, che la tensione raggiunga il valore ; quindi per innescare la reazione positiva, deve valere la relazione sui tra e :
(4.17)
L‘isteresi è garantita dal rapporto >1 dei β tra con ed con [21]. Grazie ai transistor e e all‘inverter costituito da si ottiene in uscita una caratteristica binaria come mostrata in figura 4.27.
Figura 4.27 – Funzione di trasferimento del comparatore
