La componente hardware fondamentale attorno a cui ruota la struttura del nostro ricevitore `
telecomunicazioni, o pi`u in generale nel mondo delle nuove tecnologie, `e facile avere a dis- posizione una nuova versione prima ancora di aver ”consumato” tutte le funzionalit`a della precedente. Anche in questo lavoro abbiamo inevitabilmente avuto a che fare con questa ”legge”, passando dal’uso della prima versione della USRP alla seconda denominata USRP2. Si far`a di seguito una descrizione della prima versione per poi valutare differenze e migliorie della seconda versione.
La USRP `e prodotta dalla Ettus Research LLC. Tale piattaforma `e costituita in generale da una motherboard e da una (o pi`u) daughterboard. Alla motherboard, che implementa funzionalit`a generiche, possono infatti essere collegate fino a quattro daughterboard create specificatamente per l’utilizzo in trasmissione o in ricezione in differenti range frequenziali. In figura 2.3 si pu`o osservare la motherboard senza altre periferiche collegate, mentre in figura 2.5 `e fotografata collegata a quattro differenti daughterboards. Si pu`o notare che i
componenti principali della motherboard USRP sono i convertitori ADC, i DAC, una FPGA (dedicato al pre-processing del segnale) ed alcuni stadi di front end a RF.
Come si pu`o vedere, anche attraverso lo schema di figura 2.4, l’approccio tenuto nel dimension- amento dell’hardware `e modulare, specularmente a come succede nell’architettura software, con lo scopo dichiarato di mantenere semplice e flessibile la configurazione del sistema radio da implementare.
L’USRP `e un sistema di acquisizione dati che si occupa di campionare e quantizzare il segnale a frequenza intermedia fornito dal front-end, di eseguirne lo shift digitale in banda base e di fornire i campioni cos`ı ottenuti all’host computer.
Relativamente al ramo in trasmissione, invece, l’USRP riceve i campioni del segnale in banda base sintetizzato dagli algoritmi software in esecuzione nell’host computer, li converte a frequenza intermedia, li interpola ed affida il segnale analogico prodotto al front-end di trasmissione e quindi, in cascata, ad un’eventuale catena di amplificazione.
Figura 2.4: Schema della motherboard
L’USRP1, `e dotata di due canali di ricezione e due di trasmissione, tutti indipendenti ed associati ciascuno ad un singolo slot, ovvero alla daughterboard di volta in volta installata su quello slot.
Ciascun canale di ricezione `e dotato di due ADC a 64 Msps con risoluzione di 12 bit, in grado cio`e di digitalizzare ciascuno una banda di 32 MHz. Normalmente viene eseguito un campionamento complesso, associando ad un ADC il canale I e all’altro il canale Q, il che significa poter arrivare a digitalizzare una banda di 64 MHz. `E possibile effettuare un campionamento di tipo passa-banda, tuttavia `e da tener presente che il costruttore fornisce una frequenza di 100 MHz come limite massimo oltre il quale questo risulta inaffidabile a causa dell’eccessiva degradazione del rapporto segnale/rumore. Sar`a quindi necessario mantenere
Figura 2.6: Schema a blocchi di un DDC
la frequenza intermedia fIF in uscita dal front-end al di sotto di tale limite.
L’ADC ha un range di ampiezza completo di 2 Volt picco-picco ed `e inoltre preceduto da un amplificatore a guadagno programmabile (max 20dB) che consente di sfruttarne l’intera dinamica anche qualora il segnale in ingresso sia particolarmente debole.
Lungo il ramo di trasmissione sono presenti quattro convertitori DAC, due per canale, con frequenza di clock 128 MHz (e dunque frequenza di Nyquist 64 MHz) e risoluzione 14 bit. L’intervallo per la scelta della frequenza intermedia di uscita `e tuttavia ristretto al range [0, 50] MHz per facilitare i successivi filtraggi che precedono, nel front-end di trasmisione, lo shift a fRF . Il DAC pu`o fornire una potenza di uscita di 10 dBm ed `e seguito da un amplificatore
Probabilmente la parte pi`u importante di tutta quanta l’USRP `e l’FPGA: posta al centro della scheda, essa si occupa di svolgere operazioni ripetitive e ad alto costo computazionale alleggerendo l’hardware dal punto di vista computazionale e rendendo i dati effettivamente trasmissibili attraverso un bus USB 2.0. (L’FPGA `e infatti direttamente connessa al chip Cypress FX2 che implementa l’interfaccia USB).
Per quanto concerne il path di ricezione, l’FPGA contiene i Digital Down Converter (DDC). Nella configurazione standard prevista dalle librerie del progetto, il primo blocco funzionale `e costituito da degli shifter digitali che traslano i campioni dei flussi I e Q fino alla banda base, tramite le necessarie moltiplicazioni complesse. In cascata agli shifter sono presenti i decimatori, che operano secondo un fattore di decimazione N che dovr`a essere intero e pari (lo schema a blocchi del DDC `e riportato in figura 2.6).
I decimatori sono implementati mediante l’impiego di filtri Cascaded Integrator Comb(CIC) che si occupano sia di compiere il filtraggio passabasso necessario per non avere aliasing dalla successiva decimazione, sia di ridurre effettivamente il rate di uscita dei campioni, scartandone il numero richiesto. I filtri CIC, essendo realizzati mediante il solo impiego di sommatori e
Figura 2.7: Schema a blocchi di una USRP1
ritardi, consentono di raggiungere prestazioni a runtime decisamente elevate. I DDC presenti nel progetto sono 4 (anche se nelle implementazioni correnti ne vengono programmati soltanto 2), ciascuno dotato di due ingressi I e Q. Tra gli ADC e i DDC `e interposto un multiplexer che consente di connettere l’uscita di qualunque ADC all’ ingresso di qualunque DDC, fornendo una notevole libert`a nella definizione dei canali di ricezione (reali o complessi; provenienti da uno o da due front-end).
Purtroppo un fattore limitante di rilievo `e costituito dalla larghezza di banda disponibile sul BUS USB che, nella sua versione 2.0, `e in grado di fornire fino ad un massimo di 32 MBps. Ci`o significa che, essendo i campioni rappresentati come interi con segno su 16 bit in formato complesso IQ (16 bit per il flusso I e 16 bit per il flusso Q), massimo sample rate disponibile `e 8 Msps complessi, ovvero una banda spettrale di larghezza massima 8 MHz, sebbene l’ USRP possa arrivare fino a 64.
Relativamente al segmento di trasmissione, i soli blocchi presenti all’interno dell’ FPGA sono gli interpolatori, mentre i Digital Up Converter (DUC) si trovano all’interno dei chip AD9862 collocati ai lati dell’ FPGA.
L’uscita di ciascun interpolatore pu`o essere instradata verso uno qualunque dei DUC tramite un multiplexer simile a quello di ricezione.
In sintesi, tutto quello che abbiamo detto riguardo alla struttura della motherboard pu`o essere visualizzato tramite lo schema di figura 2.7.
La descrizione fatta sopra pu`o essere estesa, con le dovute modifiche, alla versione due della USRP. Nella tabella 2.1 sono messe a confronto le principali differenze tra la prima versione della USRP e la USRP2 [11].
Nella figura 2.8 `e mostrata la USRP2 utilizzata in questo lavoro di tesi.
Tabella 2.1: Principali differenze tra USRP1 e USRP2
USRP1 USRP2
Interfaccia USB 2.0 Gigabit Ethernet
FPGA Itera EP1C12 Xilinx Spartan 3 2000
RF Bandwidth to/from host 8 MHz @ 16bits 25 MHz @ 16bits
Costo $700 $1400
Campionamento ADC 12-bit, 64 MS/s 14-bit, 100 MS/s Campionamento DAC 14-bit, 128 MS/s 16-bit, 400 MS/s
Slot daughterboard 2 TX, 2 RX 1 TX,1 RX
SRAM No 1 MB
Per quanto concerne le daughterboards esse implementano le funzionalit`a di un front-end a radio frequenza. Ad oggi in sono disponibili in commercio diversi tipi di daughterboards che possono essere di tipo Receivers, Transmitters e Tranceivers. Nella tabella 2.2 vengono mostrate le frequenze di lavoro di alcune delle pi`u comuni daughterboards [11].
Figura 2.8: Set-up della USRP2 utilizzata
Figura 2.9: Daughterbord di tipo TVRX, utilizzata nel nostro ricevitore VHF