CAPITOLO 3 Campionamento

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(1)CAPITOLO 3 Campionamento. 3.1. Introduzione. I segnali da campionare ad alta frequenza in ingresso al CDR/DEMUX sono due, uno negato rispetto all’altro. Supponiamo di mandarli in ingresso a un oscilloscopio, di memorizzarne gli andamenti e di sovrapporli. In tal modo si ottiene il diagramma ad occhio, mostrato in figura 3.1, che mette in evidenza la durata e l’ampiezza utili dei bit d’ingresso.. Figura 3.1: Diagramma ad occhio dei segnali d’ingresso.. Consideriamo dei segnali d’ingresso con bit rate di 40 Gb/s. La durata nominale di un singolo bit è di 25 ps, la frequenza dell’armonica fondamentale di 20 GHz e la rispettiva lunghezza d’onda nel vuoto di circa 15 mm. Da questi valori si intuisce come le specifiche sui circuiti di temporizzazione e campionamento siano molto stringenti..

(2) Capitolo 3: Campionamento. 44. Inoltre si deve avere una notevole compattezza del circuito per garantire l’equipotenzialità del segnale sul conduttore interno al chip connesso ai campionatori per evitare una trattazione a parametri distribuiti. Per quanto riguarda l’ampiezza, nelle simulazioni sono stati usati i livelli elettrici CMOS anche se in un sistema di questo tipo è preferibile usare i livelli LVDS (Low Voltage Differential Signaling) per avere una minore dissipazione di potenza. L’uso di questi ultimi, in luogo dei livelli CMOS, non pregiudica il corretto funzionamento della circuiteria. In questo capitolo viene inizialmente presentato uno dei campionatori proposti in letteratura, si descrive poi quello utilizzato e infine vengono discusse le problematiche sull’ingresso dati nel chip e l’adattamento della linea. Le librerie usate per le simulazioni sono quelle della tecnologia 0.35 µm CMOS della AMS.. 3.2. Esempio di campionatore. Esistono numerose configurazioni circuitali per realizzare un campionatore. Una delle più performanti dal punto di vista della velocità di campionamento è quella presentata in [2] e riportata in figura 3.2.. Figura 3.2: MCML (MOS Current Mode Logic) latch..

(3) Capitolo 3: Campionamento. 45. Analizziamone brevemente il funzionamento osservando che i segnali CLK (uno il negato dell’altro) sono quelli di sincronismo, D sono gli ingressi e Q le uscite: •. CLK+ = “0” → Track. M6 e M7 in conduzione, M5 interdetto, M3 e M4 sono flottanti; le uscite tendono a portarsi ai livelli di tensione dei rispettivi ingressi.. •. CLK+ = “1” → Hold. M5 e M7 in conduzione, M6 interdetto, M1 e M2 sono flottanti; per reazione positiva, le uscite si portano a pieni livelli di tensione in dipendenza del loro valore nell’istante di commutazione del clock da “0” a “1”.. Nonostante la bontà del circuito di figura 3.2, esso non è adatto alle nostre esigenza come si vedrà nel paragrafo successivo.. 3.3. Progetto del campionatore. Il nuovo campionatore è costituito da tre blocchi messi in cascata: un sense amplifier, uno “pseudo-inverter” e un inverter con soglia inferiore alla metà della tensione di alimentazione. Se a valle del campionatore inseriamo un flip flop, che schematizza la rete di acquisizione del campione una volta configurata, si ottiene lo schema a blocchi di figura 3.3.. Figura 3.3: Schema a blocchi del campionatore con la relativa rete di acquisizione.. Gli ingressi In1 e In2 sono quelli dei segnali da campionare, il piedino Clocksa corrisponde al segnale di sincronizzazione per il campionatore e proviene dalla DLL mentre i piedini Clock1dff e Clock2dff sono quelli di sincronizzazione della rete di acquisizione e provengono dall’oscillatore locale..

(4) Capitolo 3: Campionamento. 46. Analizziamo i blocchi singolarmente, cercando di capire i motivi che hanno portato a questa architettura.. 3.3.1. Il sense amplifier. Il primo blocco del campionatore deve rispettare le seguenti specifiche: •. Utilizzo di un unico segnale di sincronismo.. •. Tempo di apertura ridotto.. La prima specifica è dovuta alla DLL in quanto le uscite delle celle di ritardo sono collegate ai rispettivi piedini di clock dei sense amplifier. Se avessimo bisogno sia del segnale di sincronizzazione che del suo negato dovremmo ricorrere a lunghi e numerosi collegamenti tra celle di ritardo e sense amplifier; questi collegamenti non sono facilmente realizzabili, farebbero perdere simmetria al circuito e creerebbero accoppiamenti parassiti. Un'altra possibilità è quella di sdoppiare l’uscita della cella di ritardo, inserendo un inverter in un ramo e una pass gate sempre in conduzione nell’altro in modo da ottenere ambedue i segnali e riducendone la sfasatura. Le caratteristiche del segnale di ingresso, però, ne sconsigliano l’utilizzo dato che l’entità della sfasatura non è prevedibile a priori. Per quanto riguarda la seconda specifica, data la velocità con cui varia il segnale in ingresso è intuibile la necessità di avere una durata dell’operazione di campionamento al massimo pari alla decina di picosecondi. Questa è la specifica più stringente e non ci permette di utilizzare latch o flip flop per via della loro lentezza con la tecnologia a nostra disposizione. Per convincersi di ciò basterebbe analizzare i risultati ottenuti in [1] ma sono state comunque provate numerose configurazioni circuitali presenti in letteratura (tra le quali quelle usate in [2] - [10]) senza successo. Osservando quanto riportato in [11] si capisce che il campionamento è possibile, almeno in via teorica. Per verificarne la praticità, sono state effettuate numerose simulazioni con la tecnologia a disposizione andando a misurare la velocità di inseguimento dei pass transistor nMOS e a verificare la velocità di apertura di tali interruttori..

(5) Capitolo 3: Campionamento. 47. Dato che abbiamo in ingresso al campionatore due segnali opposti conviene considerare il circuito di figura 3.4, dove con M1 e M2 sono indicati i pass transistor, di uguali dimensioni e aventi lunghezza minima, mentre M3 e M4, di dimensioni minime, equivalgono a dei condensatori.. Vin1. Vout1 M1. M3. M2. M4. Clock. Vin2. Vout2. Figura 3.4: Circuito per la misura della velocità di inseguimento e di apertura dei pass transistor.. In sostanza, il ramo superiore del circuito di figura 3.4 (analogamente quello inferiore) si comporta da squadra RC. Considerando solo i maggiori contributi, la R dipende dalle dimensioni del transistore M1 mentre la C dipende da quelle di M3. Il segnale di uscita è tanto più simile a quello di ingresso quanto più piccolo è il ritardo introdotto dalla squadra. Una volta fissate le dimensioni di M3 e la lunghezza di canale di M1, il ritardo va a dipendere solo dalla larghezza di canale di M1. A partire dalla condizione in cui valgono Vin1 = Vout1 = Vdd e Vin2 = Vout2 = 0 V e prendendo in considerazione il segnale di uscita differenziale (Vdiff), ci interessa sapere quanto tempo impiegano i segnali Vout1 e Vout2 a sovrapporsi a causa di una variazione di Vin1 e Vin2. Questa è la situazione peggiore in quanto la differenza iniziale tra le tensioni di uscita è massima così come l’escursione che devono effettuare prima di incrociarsi. Tale situazione è messa in evidenza nel possibile andamento dei segnali mostrato in figura 3.5 (a); si vede che l’intervallo di tempo di nostro interesse (∆) è maggiore del tempo necessario all’incrocio dei segnali di uscita nella successiva commutazione degli ingressi (∆'). Andando a misurare ∆ al variare della larghezza di canale dei transistori M1 e M2 (Winput) in condizioni di lavoro tipiche si ottiene il grafico mostrato in figura 3.5 (b)..

(6) Capitolo 3: Campionamento. 48. Clock Vdd. 0. t. Vin1 Vdd. (a). 0. t Vdd Vout1 Vout2. 0. t ∆. ∆'. 250. 200. (b). ∆ (ps ). 150. 100. 50. 0 0. 2. 4. 6. 8. 10. 12. 14. 16. 18. 20. Winput (µm). Figura 3.5: Possibile andamento delle tensioni (a) e misura del ritardo al variare di Winput (b)..

(7) Capitolo 3: Campionamento. 49. Per poter seguire correttamente l’ingresso con bit rate di 40 Gb/s, il ritardo introdotto dalle singole squadre RC non deve essere superiore alla decina di picosecondi altrimenti i segnali di uscita potrebbero non incrociarsi. Per questo motivo i transistori di passo devono avere una adeguata larghezza di canale. Anche la durata dell’operazione di campionamento non deve superare la decina di picosecondi. Essa dipende dalla velocità con cui si aprono i pass transistor, che a sua volta dipende dall’andamento delle tensioni ai capi degli nMOS di ingresso e dalla velocità con cui il segnale di clock transita dal livello logico “1” al livello logico “0”. Per trovare qualitativamente il valore della tensione del clock per cui i pass transistor si aprono, andiamo a effettuare il seguente esperimento: fissati i segnali di ingresso, si fa variare il ritardo del clock e si misura a ogni passo il valore di Vdiff (pari alla differenza tra Vout1 e Vout2). Osservando i grafici di figura 3.6 (riferiti al circuito di figura 3.4 e considerando Winput pari a 5 µm), si può notare che il campionamento avviene per Vg ≈ Vdd – Vtn¹, infatti la massima Vdiff si ha per un ritardo del clock prossimo ai 30 ps, con un valore della tensione del clock in corrispondenza del centro del terzo bit di figura 3.6 (a) vicino a Vdd – Vtn.. Clock. Delayck. Vdd. (a). 0. Vin1. t. Vdd. 0. t 10 ps. 15 ps. 10 ps. 15 ps. ¹ Con Vg si indica la tensione di gate del transistore, con Vdd quella di alimentazione e con Vtn la tensione di soglia del transistore nMOS che vale circa 0.9V in condizioni tipiche..

(8) Capitolo 3: Campionamento. 50. 600. 400. (b). Vdiff (mV). 200. 0 0. 10. 20. 30. 40. 50. 60. -200. -400. -600 Delayck (ps). Figura 3.6: Possibile andamento dei segnali di ingresso (a) e relativo segnale differenziale in uscita (b).. Verificato il comportamento dei pass transistor, l’idea di ricorrere a un’architettura con doppio inverter, alimentato con Vdd e Clocksa, e due transistori di passo. Il sense amplifier così ottenuto, mostrato in figura 3.7, si comporta sostanzialmente da track & hold..

(9) Capitolo 3: Campionamento. 51. Vdd. Sainvp. Sainvp. Out1sa. Out2sa Inpass Inpass In2sa. In1sa Sainvn. Clocksa. Sainvn. Figura 3.7: Sense amplifier.. Funzionamento: •. Clocksa = “1” → Track. Il doppio inverter è disattivato (ambedue le uscite tendono a portarsi a una tensione pari a Vdd – Vtn); i transistori di ingresso fanno passare il segnale proveniente dall’amplificatore transresistivo che è abbastanza forte da far sì che le uscite seguano gli ingressi.. •. Clocksa = “0” → Hold. I transistori di passo si aprono; il doppio inverter si attiva e porterà le sue uscite nello stato stabile più vicino a quello attuale che è dovuto al valore degli ingressi nell’istante in cui si sono aperti i pass transistor.. Dimensionamento: o Lunghezze di canale minime = 0.3 µm. o Winpass = 45 µm. o Wsainvp = 10 µm. o Wsainvn = 5 µm..

(10) Capitolo 3: Campionamento. 52. La larghezza di canale dei due transistori di passo è adeguata alle dimensioni degli inverter del sense amplifier. Questi ultimi non sono minimi per permettere il raggiungimento dello stato stabile in tempi brevi.. 3.3.2. Gli inverter. Il comportamento del sense amplifier di figura 3.7 è corretto solo per carichi capacitivi ridotti. Per questo motivo non è stato possibile inserire a valle né dei flip flop SR, né dei DFF e nemmeno dei normali inverter poiché, per funzionare alla frequenza di 2.5 GHz, i transistori che li costituiscono devono avere adeguate larghezze di canale con conseguente eccessivo caricamento del sense amplifier il cui funzionamento risulterebbe compromesso. Anche l’inserimento di un altro sense amplifier a valle non dà buoni risultati in quanto i livelli di tensione a cui si porta il secondo dispositivo sono così buoni da far lui stesso commutare il primo e non viceversa. In uscita dal sense amplifier abbiamo due segnali, uno il negato dell’altro, e questo può essere utilizzato dallo stadio a valle. L’utilizzo di un blocco realizzato con logica differenziale standard sembrerebbe la soluzione, ma così non è perché i problemi di eccessivo caricamento del sense amplifier non vengono risolti. Da ciò nasce l’idea di una bufferizzazione a due stadi di cui il primo costituito dallo pseudo-inverter¹, mostrato in figura 3.8, e il secondo realizzato con l’inverter avente soglia inferiore a Vdd/2, mostrato in figura 3.9.. ¹ Il nome pseudo-inverter nasce dalla logica pseudo-nMOS utilizzata..

(11) Capitolo 3: Campionamento. Vdd. 53. Vdd. Vdd. In2pi. In1pi. Outpi. Figura 3.8: Pseudo-inverter.. Funzionamento dello pseudo-inverter: •. In1pi alto, In2pi basso → Outpi basso. L’nMOS il cui gate è a tensione In1pi forza a zero il gate dell’nMOS di uscita collegato a Vdd; l’nMOS il cui gate è a tensione In2pi è aperto e fa condurre il transistore di uscita collegato a massa data la presenza del pull up costituito da un pMOS sempre in conduzione.. •. In1pi basso, In2pi alto → Outpi alto. Situazione opposta alla precedente.. Dimensionamento dello pseudo-inverter: o Lunghezze di canale minime = 0.3 µm. o Larghezza di canale degli nMOS di ingresso = 4 µm. o Larghezza di canale dei pMOS costituenti il pull up = 5 µm. o Larghezza di canale degli nMOS di uscita = 5 µm. Lo pseudo-inverter carica poco il sense amplifier e ne rigenera i livelli. Da solo, però, non basta poiché la sua uscita commuta lentamente a Vdd data la presenza dell’nMOS che la collega all’alimentazione. Per questo si inserisce a valle un inverter con soglia.

(12) Capitolo 3: Campionamento. 54. inferiore a Vdd/2 che equalizza, per quanto possibile, i tempi di salita e discesa della sua uscita e permette di pilotare capacità maggiori.. Vdd. Inlti. Outlti. Figura 3.9: Inverter con soglia inferiore a Vdd/2.. Dimensionamento dell’inverter con soglia inferiore a Vdd/2: o Lunghezze di canale minime = 0.3 µm. o Larghezza di canale dell’nMOS = 14 µm. o Larghezza di canale del pMOS = 9 µm. In condizioni tipiche, la soglia dell’inverter è pari a 1.47 V.. 3.3.3. Il flip flop. La forma d’onda in uscita dal secondo inverter non è ancora adatta ad essere elaborata dato che il valore utile di tensione non ha una durata pari al periodo del clock. Per renderla processabile basta campionarla utilizzando la rete di acquisizione che, una volta configurata, si comporta da flip flop dinamico master/slave; questa non ha problemi a prelevare il dato essendo la durata del segnale in uscita dal campionatore sufficiente a rispettare i tempi di setup e hold del flip flop mostrato in figura 3.10..

(13) Vdd. Ck1dff. 55. Ck2dff. Capitolo 3: Campionamento. Vdd. Ck2dff. Outdff. Ck1dff. Indff. Figura 3.10: Flip flop dinamico.. Funzionamento: •. Clock1dff alto, Clock2dff basso → Il master insegue l’ingresso; lo slave mantiene il dato in uscita.. •. Clock1dff basso, Clock2dff alto → Il master mantiene il dato; lo slave insegue il segnale in uscita dal master.. Il campionamento del dato in ingresso al flip flop avviene sul fronte in discesa di Clock1dff. Dimensionamento: o Lunghezze di canale minime = 0.3 µm. o Larghezza di canale degli nMOS delle pass gate = 3.5 µm. o Larghezza di canale dei pMOS delle pass gate = 7 µm. o Larghezza di canale degli nMOS costituenti gli inverter = 4.5 µm. o Larghezza di canale dei pMOS costituenti gli inverter = 9 µm..

(14) Capitolo 3: Campionamento. 56. Il dimensionamento del flip flop è stato effettuato ricorrendo a numerose simulazioni, cercando di trovare un buon compromesso tra occupazione di spazio su silicio e tempi di setup, hold e propagation delay.. 3.3.4. Simulazioni. Per testare il campionatore si sono utilizzati dei generatori ideali di tensione che, in prima approssimazione, rappresentano le uscite dell’amplificatore transresistivo (In1 e In2), l’uscita della cella di ritardo della DLL (Clocksa) e le uscite dell’oscillatore locale che sincronizza le reti di acquisizione (Clock1dff e Clock2dff). Come carico si è scelto un condensatore da 80 fF che rappresenta qualitativamente il primo blocco della rete di riordino dei dati. Parametri principali dei segnali utilizzati nelle simulazioni con ingresso a 40 Gb/s: Ingresso. 1. In1 = /In2¹. 2. Segnale pseudo-casuale. 3. Durata minima dell’impulso = 15 ps. 4. Tempo di salita = Tempo di discesa = 10 ps. Clock. 1. Clock1dff = /Clock2dff = /Clocksa. 2. Periodo = 400 ps → Frequenza = 2.5 GHz. 3. Tempo di salita = Tempo di discesa = 50 ps. L’approssimazione dei segnale di ingresso e di clock con segnali trapezoidali è ragionevole; per il clock si sono scelti i tempi minimi ottenibili con la tecnologia utilizzata (la 0.35 µm CMOS della AMS). I segnali che appaiono nei grafici delle simulazioni sono i seguenti: . In1: uno dei due ingressi al campionatore e al sense amplifier.. . Clocksa: clock del sense amplifier.. ¹ Con “/” si indica il segnale negato di quello alla destra del simbolo..

(15) Capitolo 3: Campionamento. . 57. Out1sa e Out2sa: segnali in uscita dal sense amplifier e in ingresso allo pseudo-inverter.. . Outpi: segnale in uscita dallo pseudo-inverter e in ingresso all’inverter con soglia inferiore a Vdd/2.. . Outlti: segnale in uscita dal secondo inverter e in ingresso al flip flop.. . Clockdff: clock del flip flop dinamico.. . Outdff: segnale in uscita dal flip flop dinamico.. Il peggior caso che può presentarsi al campionatore è quello in cui bisogna prelevare un bit pari a uno in mezzo a infiniti bit che valgono zero o viceversa. Il segnale pseudo-casuale in ingresso permette di verificare entrambe le possibilità. Nelle simulazioni effettuate si va a campionare l’ingresso all’istante ideale (al centro del bit; da ricordare che il campionamento avviene per Vclock ≈ Vdd – Vtn durante la transizione verso il basso del clock) e a osservare l’uscita dal flip flop dinamico per varie condizioni ambientali e di processo. La migliore condizione che può presentarsi è quella fast, la cui simulazione è riportata in figura 3.11..

(16) Capitolo 3: Campionamento. 58. Figura 3.11: 40 Gb/s¹, processo e condizioni di funzionamento fast².. Dalla figura 3.11 si vede che il funzionamento in condizioni fast è corretto: l’uscita del flip flop presenta il dato campionato anche se ritardato di circa 400 ps rispetto all’istante di campionamento. In figura 3.12 si riporta una simulazione analoga a quella di figura 3.11 considerando una situazione meno favorevole: condizioni di processo fast e ambientali slow.. ¹ Il bit rate si riferisce a quello del segnale in ingresso al campionatore. ² Le condizioni di funzionamento (o ambientali) prese in considerazione sono fast (T = 0º C, Vdd = 3.6 V), tipiche (T = 27º C, Vdd = 3.3 V) e slow (T = 85º C, Vdd = 3V)..

(17) Capitolo 3: Campionamento. 59. Figura 3.12: 40 Gb/s, processo fast, condizioni di funzionamento slow.. Come si vede dalla figura 3.12, in condizioni di processo fast e ambientali slow il flip flop ha difficoltà a riconoscere lo zero che si presenta al suo ingresso andando in metastabilità. Questo è dovuto alla lentezza con cui sale il segnale Outpi che fa commutare lentamente il segnale Outlti che quindi non rispetta il tempo di setup richiesto dal flip flop. Il problema è risolvibile in due modi: 1. Si configura la rete di acquisizione in modo che i segnali di sincronismo del flip flop a essa equivalente siano ritardati ulteriormente rispetto a Clocksa in modo tale che il segnale Outlti rispetti il tempo di setup. 2. Si inserisce un ulteriore stadio nella rete di acquisizione. La simulazione di questo caso è mostrata in figura 3.13 in cui si è indicata l’uscita del secondo flip flop con Outdff mentre con Outsamp si è indicata l’uscita del primo..

(18) Capitolo 3: Campionamento. 60. Figura 3.13: L’inserimento di un ulteriore flip flop risolve il problema della metastabilità.. Come conclusione di queste prime simulazioni di può dire che, a prescindere dalle condizioni di funzionamento, se il processo è fast il campionatore si comporta correttamente almeno nell’istante ideale di campionamento. Restano da vedere condizioni di processo meno favorevoli. In figura 3.14 è riportata la simulazione effettuata in condizioni tipiche..

(19) Capitolo 3: Campionamento. 61. Figura 3.14: 40 Gb/s, processo tipico, condizioni di funzionamento tipiche.. Dalla figura 3.14 si può osservare che in uscita non si presentano i bit campionati dal sense amplifier per via della lentezza con cui gli inverter commutano le loro uscite. Il funzionamento a 40 Gb/s in condizioni tipiche non è possibile. Vediamo il comportamento del campionatore in condizioni di processo tipiche e slow andando ad abbassare di un fattore 4 il bit rate del segnale di ingresso e la frequenza dell’oscillatore locale. Parametri principali dei segnali utilizzati nelle simulazioni con ingresso a 10 Gb/s: Ingresso. 1. In1 = /In2. 2. Segnale pseudo-casuale. 3. Durata minima dell’impulso = 60 ps. 4. Tempo di salita = Tempo di discesa = 40 ps..

(20) Capitolo 3: Campionamento. 62. Clock. 1. Clock1dff = /Clock2dff = /Clocksa. 2. Periodo = 1600 ps → Frequenza = 625 MHz. 3. Tempo di salita = Tempo di discesa = 200 ps. Effettuando le simulazioni con questi nuovi valori, con un diverso segnale pseudo-casuale rispetto alle simulazioni precedenti ma che comunque rappresenta i casi peggiori di campionamento, in condizioni di processo tipiche e di funzionamento fast si ottiene il grafico riportato in figura 3.15.. Figura 3.15: 10 Gb/s, processo tipico, condizioni di funzionamento fast.. Come si vede dalla figura 3.15, la circuiteria ha tutto il tempo per raggiungere i pieni livelli di tensione e il dato in uscita è proprio il dato campionato. Resta da analizzare il caso peggiore che è quello riportato in figura 3.16: le condizioni di processo e ambientali sono slow e il dato da campionare è quello che.

(21) Capitolo 3: Campionamento. 63. provoca la maggior lentezza della circuiteria perché l’uscita dello pseudo-inverter deve portarsi a Vdd.. Figura 3.16: 10 Gb/s, processo e condizioni di funzionamento slow.. Nonostante ciò, dalla figura 3.16 si vede che il campionatore e il flip flop funzionano correttamente. In conclusione delle simulazioni con ingresso a 10 Gb/s è possibile affermare che, andando a campionare nell’istante ideale, si riesce a prelevare correttamente il segnale in ingresso in qualunque condizione ambientale e di processo. Visto il funzionamento di questo dispositivo nelle diverse condizioni di processo, nasce l’idea del “doppio standard”: utilizzare il CDR/DEMUX per la ricostruzione di segnali a 40 Gb/s nel caso in cui il processo ottenuto sia fast, viceversa utilizzarlo per segnali aventi bit rate di 10 Gb/s. Questo, però, comporta una modifica dell’architettura globale di cui si parlerà nel quinto capitolo..

(22) Capitolo 3: Campionamento. 3.4. 64. Ingresso del segnale nel chip. Data l’elevata frequenza del segnale di ingresso, gli effetti parassiti provocati dalle interconnessioni non possono essere trascurati. Il circuito equivalente del chip è qualitativamente mostrato in figura 3.17. L’ingresso del circuito, indicato con Vinput, coincide con la tensione d’ingresso del chip mentre l’uscita, indicata con Vsample, coincide con la tensione che si presenta ai campionatori.. Vinput. L. Vsample C. R. Figura 3.17: Circuito equivalente del dispositivo per gli effetti parassiti.. Considerando i maggiori contributi, l’induttanza è dovuta ai pin del package e ai fili di bonding, la capacità rappresenta i pad e l’ingresso dei campionatori mentre la resistenza viene inserita volontariamente per adattare la linea. Utilizzando la trasformata di Laplace, l’impedenza che si presenta in ingresso vale:. ZIN = LS + R. 1 CS. (3.1). Per avere una linea realmente adattata, cioè ZIN = R, dalla (3.1) si evince che bisogna minimizzare i valori di L e C una volta fissata la frequenza. Oltre a ciò, la risposta al gradino del circuito di figura 3.17 è di tipo oscillatorio smorzato; questo può provocare errori nel prelevamento dei bit data l’elevata velocità di variazione dei segnali in ingresso. Mettiamo in evidenza tali fenomeni ricorrendo alla risposta in frequenza del circuito..

(23) Capitolo 3: Campionamento. 3.4.1. 65. Risposta in ampiezza del circuito equivalente del chip per gli effetti parassiti. La funzione di trasferimento del circuito di figura 3.17 risulta: Vsample = Vinput. 1 L CLS + S + 1 R. (3.2). 2. Ci sono due zeri all’infinito e due poli complessi coniugati alla frequenza:. fp =. 1 2π LC. (3.3). Il coefficiente di smorzamento è pari a:. ξ=. L 4R 2C. (3.4). Ipotizzando che il coefficiente di smorzamento sia minore di 0.3, si può approssimare il massimo della risposta in ampiezza a un valore pari a 1/2ξ alla frequenza di polo. Esprimendo in decibel si ottiene: Q = −20 log(2ξ ). (3.5). L’andamento qualitativo della risposta in ampiezza è mostrato in figura 3.18..

(24) Capitolo 3: Campionamento. 66. dB Q. 0. fp. Hz. -40dB/dec. Figura 3.18: Diagramma della risposta in ampiezza del circuito di figura 3.17.. Per evitare problemi nel campionamento, il segnale in ingresso deve avere una frequenza inferiore a fp/10. In realtà, il segnale in ingresso non è sinusoidale ma ha un più elevato contenuto di armoniche, come si può anche vedere in figura 3.1. Una buona approssimazione è quella di considerare fino alla terza armonica e quindi, nel nostro caso, si prende in considerazione la frequenza di 60 GHz. Quindi, per non rovinare eccessivamente il segnale di ingresso, il prodotto LC deve essere sufficientemente piccolo per ottenere una frequenza di polo superiore ai 600 GHz.. 3.4.2. La capacità. Come già accennato, la capacità equivalente è la somma della capacità del pad con le capacità di tutti i campionatori collegati alla linea. I pad utilizzati per l’ingresso dati sono quelli di alimentazione, senza ricorrere a protezioni ESD (ElectroStatic Discharge) data la presenza della terminazione a bassa impedenza. La velocità con cui variano tali segnali, infatti, non permette l’utilizzo di normali pad di ingresso, a meno di accettare una notevole attenuazione. Per convincersi di ciò, basta osservare la figura 3.19 in cui sono mostrati il circuito equivalente di un pad di alimentazione (a), il simbolo di un normale pad di ingresso (b) e le rispettive forme d’onda del segnale dopo essere passato attraverso i pad (c). Il generatore ideale di tensione schematizza il segnale in uscita dall’amplificatore a monte del CDR mentre il.

(25) Capitolo 3: Campionamento. 67. gruppo RC a valle del pad di ingresso schematizza i campionatori e la terminazione della linea.. (a). (b). (c). Figura 3.19: Circuito equivalente del pad di alimentazione (a), simbolo di un normale pad di ingresso (b) e relative forme d’onda del segnale dopo aver attraversato i pad (c).. Diversamente dal normale pad di ingresso, il pad di alimentazione non attenua il segnale ma introduce una elevata capacità in parallelo a quelle dei campionatori. Una.

(26) Capitolo 3: Campionamento. 68. stima della capacità del pad di alimentazione può essere fatta ricorrendo alla formula per il calcolo della capacità di un diodo polarizzato in inversa:. CD =. A ⋅ CJ VD   1 +  PB  . MJ. +. P ⋅ CJSW VD   1 +  PB  . MJSW. (3.6). dove con CD si indica la capacità del diodo, A rappresenta l’area, CJ la capacità per unità di area, P il perimetro, CJSW la capacità per unità di lunghezza del perimetro, VD la tensione inversa applicata, PB il potenziale di giunzione, MJ e MJSW i coefficienti di grading per area e perimetro. La stima della capacità dovuta ai campionatori si può fare ricorrendo alle formule per il calcolo delle capacità che si vedono dai terminali di source, drain e gate dei MOS. Andando a sostituire i parametri forniti dalla fonderia e considerando che il valore delle capacità varia al variare del livello del segnale, la capacità equivalente di ingresso è dell’ordine del picofarad.. 3.4.3. L’induttanza. La capacità di ingresso viene fissata una volta scelto il pad da utilizzare e dimensionato il campionatore. Per un corretto funzionamento del ricevitore, dalla (3.3) si ricava che L deve essere dell’ordine della decina di femtohenry. Per poter raggiungere tale valore bisogna avere un package adeguato, utilizzando flip chip bonding e ball grid array package. Il progettista può intervenire nella minimizzazione dell’induttanza andando a utilizzare un pad che permetta la minima lunghezza del bonding come mostrato in figura 3.20..

(27) Capitolo 3: Campionamento. 69. Figura 3.20: Per minimizzare l’induttanza conviene utilizzare il pad che garantisce la minor lunghezza del collegamento tra chip e package (L’).. 3.4.4. L’adattamento della linea. Quando segnali ad alta velocità si propagano attraverso un lungo collegamento, le terminazioni sono usate per minimizzare le riflessioni e la distorsione del segnale. Nel nostro caso, la linea di trasmissione è quella che collega l’amplificatore al CDR/DEMUX. Dei vari tipi di terminazione, quella che permette di dissipare meno potenza è la terminazione parallela [12], mostrata in figura 3.21, in cui R assume proprio il valore Zo..

(28) Capitolo 3: Campionamento. 70. Figura 3.21: Terminazione parallela della linea.. È importante sottolineare che le piste metalliche all’interno del chip collegate ai piedini di ingresso ad alto bit rate non devono comportarsi da linea di trasmissione, pena l’errato funzionamento del dispositivo. Per garantire l’equipotenzialità, tali piste devono essere corte e per questo è necessario che DLL e campionatori siano molto compatti a livello di layout. Vediamo quanto vale la lunghezza massima della linea all’interno del chip. Supponendo che la metal sia tutta circondata da ossido di silicio, la situazione è quella rappresentata in figura 3.22.. Metal SiO2. Bulk. Figura 3.22: Sezione di linea all’interno del chip..

(29) Capitolo 3: Campionamento. 71. Considerando la terza armonica del segnale di ingresso, la sua lunghezza d’onda all’interno del dispositivo è pari a:. λTEM =. c f εrSiO 2. (3.7). dove con c è stata indicata la velocità della luce, f la frequenza della terza armonica e. εrSiO2. la permettività dielettrica relativa dell’ossido di silicio. Sostituendo i dati, tale. lunghezza d’onda vale circa 2.53 mm. Considerando un fattore 10 per garantire l’equipotenzialità della linea, la sua lunghezza massima è pari a 253 µm. Si capisce, quindi, come i campionatori debbano agire su una linea molto compatta. In conclusione di questo capitolo, un’importante osservazione: i valori massimi di induttanza del package e di lunghezza della linea all’interno del chip sono praticamente irraggiungibili, questo per come abbiamo considerato il segnale di ingresso. Se tale segnale, come in genere avviene a 40 Gb/s, non ha fronti molto ripidi, è possibile considerare la prima armonica invece della terza e un fattore inferiore a 10 nei dimensionamenti in modo da ottenere valori ragionevoli per l’induttanza e la lunghezza della linea. Quindi è ragionevole pensare che sia possibile portare il segnale all’interno del chip senza rovinarne troppo le caratteristiche..

(30) Capitolo 3: Campionamento. 72. Bibliografia. GGX GGXG XG

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(60) Capitolo 3: Campionamento. 73. XXG XXG ?.:

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