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RINCIPALI
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LOCCHI DELL
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MBIENTE
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UMERICO
In questo capitolo viene presentata la descrizione dell’ hardware specifico richiesto per la costruzione dell’ambiente.
Viene analizzato in particolare il funzionamento del modulatore delta-sigma, che viene utilizzato la maggior parte delle volte nella trasformazione analogico-digitale e viceversa.
3.1
ADC, AGC, DAC e filtro passa basso
Il ADC (analog to digital converter) è un dispositivo adibito alla trasformazione di un segnale analogico a uno digitale. Il dispositivo si può reperire facilmente sul mercato come un circuito integrato e può essere alimentato in single-rail o in rail-to-rail se si necessita di una maggiore precisione. Il segnale di ingresso deve essere inoltre gestito per tutta la sua interezza, ossia la sua dinamica (l’escursione tra il suo massimo ed il suo minimo), in modo tale che esso sia centrato rispetto al riferimento del quantizzatore. Tipicamente si tratta di mantenere l'ampiezza entro un livello predeterminato. Quindi a riposo deve risultare che l’uscita sia pari a uno zero virtuale esatto se single-rail (ad esempio deve essere esattamente 2,5V se alimentato a 5V) o a allo zero reale se rail-to-rail.
I parametri principali sono la risoluzione in bit, la dinamica, il rapporto segnale rumore e la frequenza di campionamento. In particolare la risoluzione di bit ci consente avere un numero di livelli, che nel caso siano insufficienti ci darebbero un segnale discontinuo e a banda larga, mentre nel caso che il numero di livello sia troppo alto i bit meno significativi sarebbero caratterizzati esclusivamente da rumore e quindi privi di informazione. Questi parametri valgono anche ovviamente per il chip che esegue l’operazione inversa del ADC; ossia il DAC.
Il DAC (digital to audio converter) è un blocco che in ingresso accetta campioni numerici multilivelli ad una determinata risoluzione in bit e in uscita emette un segnale continuo analogico.
All’aumentare della risoluzione (e quindi del numero di bit) le armoniche e le frequenze immagini si riducono in ampiezza e le frequenze spurie in ampiezza e
probabilmente in numero. Le frequenze spurie, infatti, sono imprevedibili e dipendono da fenomeni fisici e dall’imperfezione dei vari componenti della scheda. Al DAC segue un filtro passa basso. Il compito principale del filtro è di selezionare la frequenza di uscita e tagliare le frequenze nate dall’intermodulazione della frequenza del clock con il segnale utile: troviamo queste frequenze a K ∙ F
F . Queste non sono altro che le repliche che sono state discusse nel primo
capitolo.
Nel caso che la frequenza del segnale si avvicina alla frequenza di clock, risulta che la prima frequenza F F entra nella prima banda di Nyquist (nel tempo corrisponde ad avere troppi pochi campioni per periodo). Questa frequenza, essendo molto vicina alla frequenza utile, non può essere soppressa da un filtro di Nyquist economico e facilmente realizzabile. Quindi è buona norma che la frequenza di uscita non superi il 40% della frequenza di clock per tenere a distanza la prima frequenza immagine. Si mostra in figura 3-1 il segnale campionato, ricostruito al DAC e le frequenze immagini.
Figure 3-1
Spesso nei comuni DAC, si effettua sovracampionamento e quindi interpolazione per allontanare in particolar modo la prima frequenza immagine e permettere l’uso di un
filtro passa basso meno performante e quindi economico. Nel tempo si ha cosi un maggior numero di campioni con maggiore correlazione e che quindi permette una più facile ricostruzione del segnale anologico. Si mostra nella figura 3-2 questo fatto.
Figure 3-2
Spesso invece di un DAC tradizionale multilivello si usa un DAC delta sigma.
3.2
Convertitore ADC Delta Sigma
In questo paragrafo si presenta il convertitore ADC delta-sigma [2], che è molto utilizzato, grazie al suo basso costo ed alla sua elevata efficienza. In particolare il basso costo è garantito, dal fatto che la maggior parte della sua complessità è realizzata in digitale, e che sfrutta i principi del sovracampionamento e della decimazione per aumentare la risoluzione.
Il dispositivo è caratterizzato dalla cascata dei seguenti moduli: il modulatore ∆∑, un filtro passa basso digitale e quindi un decimatore.
Ai fini della comprensione si prende in considerazione il modulatore del primo ordine, ma c’è da tenere conto che vi sono sul mercato dispositivi che arrivano almeno fino al 6° ordine.
Figure 3-3
Il modulatore richiede un segnale in ingresso con variazioni in ampiezza relativamente lente, per compensare la risoluzione di un solo bit. A questo fine, si sovracampiona il segnale alla frequenza di clock dell’ ADC, invece che essere campionato alla frequenza canonica di Nyquist, come nel modulatore tradizione a n bit. Infatti con un solo bit di risoluzione alla frequenza di Nyquist si perde per intero il reale andamento del segnale.
Il termine che degrada in particolar modo le prestazioni del convertitore e che quindi incide di più, è il rumore di quantizzazione. Per ottenere dunque le stesse prestazioni di un ADC tradizionale, il cui SNR si è già visto nel paragrafo 1.3, si sovracampiona di un fattore 4 per ottenere un bit di risoluzione aggiuntivo.
Considerato che per ottenere la risoluzione di un ADC a 16 bit sarebbe necessario effettuare un sovracampionamento pari a 415, cosa che non è fisicamente realizzabile, si effettua noise shaping per aumentare la risoluzione. Questa tecnica, permette di ottenere +9 dB aggiuntivi, ogni volta che si raddoppia la frequenza di campionamento.
Infatti, il sovracampionamento distribuisce la potenza di rumore di quantizzazione su un intervallo frequenziale più ampio da Fnyquist a k·Fnyquist, abbassando il valor medio;
mentre il noise shaping sposta il rumore di quantizzazione alle frequenze più alte, tale che successivamente sia possibile tagliarlo, senza corrompere il segnale utile, con un filtro passa basso numerico. Se il rumore di quantizzazione, prima di
effettuare noise shaping, non è piatto, si introduce quello aggiuntivo di dithering, il cui scopo è quello di scorrelare gli errori di quantizzazione e renderlo piatto in banda. Si mostra in figura 3-4, lo schema del modulatore al primo ordine nel tempo.
Figura 3-4
Per comprendere il funzionamento nel tempo del modulatore, si ipotizzi che il segnale in ingresso sia crescente. Questo viene confrontato con l’uscita del DAC a 1 bit, che può essere ±∆: in questo caso +∆. Se il segnale è più grande, l’amplificatore differenziale misura ed amplifica la differenza e questa viene “memorizzata” nell’integratore. L’uscita dell’integratore viene quindi confrontata con la tensione di riferimento che ad esempio è pari a 0,5 Volt: quindi se maggiore, si ha in uscita 1, viceversa 0. Il bit deciso viene rimappato nel 1bit-DAC nel seguente modo: se 1 in +∆, se 0 in –∆.
In questo modo, se avviene un rapida e improvvisa variazione del rapporto incrementale del segnale oltre il rapporto ∆∙ , l’ampiezza in eccesso, che non può essere inseguita da un singolo bit, viene memorizzata nell’integratore e quindi compensata con i clock successivi.
Da qui si evince, che è necessario che il fattore di sovracampionamento sia sufficientemente elevato, da permettere al segnale ∆∑ di rimanere aggangiato al segnale analogico, per lo più la maggior parte del tempo. In media l’ampiezza del segnale non deve superare ∆∙ .
Grazie all’integratore e alla retroazione, nel tempo in uscita si ha: ,
con che è il rumore di quantizzazione. Risalta immediatamente che il rumore di quantizzazione si sottragga al campione precedente. Questo comportamento in frequenza equivale a un filtraggio di tipo passa basso per il segnale utile e passa alto per il rumore, che si mostra nella figura 3-5.
Figura 3-5
Al fine della comprensione della equivalenza tra lo schema nel tempo e quello in frequenza, si presenta lo schema con le equazioni alla differenze (nel tempo) e con la trasformata-Z (in frequenza). Infine le equazioni alle differenze e le relative trasformate Z per il modulatore delta-sigma al primo ordine.
Figura 3-6
Osservando la figura 3-6, si può scrivere le seguenti equazioni alle differenze:
1 ,
, si ha che , che si può sostituire ricavando
1 1 .
In frequenza si ha la trasformata-Z, ossia
! " 1 .
Ponendo
# $%&$%& o anche $%& 1 #
risulta che
# ! " .
Figure 3-7
Quest’ultima equazione (per completezza si veda la figura 3-7) vale per qualunque ordine del modulatore e ponendo
()* 1 # , ,)* # 1 # ,1
si ricava
()* ! ,)* " .
STF (signal transfer function) indica la funzione di trasferimento, che “vede” il segnale in ingresso al modulatore e NTF (noise trasfer function), quella che vede il rumore di quantizzazione.
In particolare si osserva che STF si comporta come un passa basso, mentre NTF come un passa alto.
Infatti per NTF al primo ordine, come visto prima, si ha:
,)* 1 .
|,*) |. /1 − 012334 5 /1 − 6012334 5 = 4 sin.(; / ),
ossia un passa alto. Viceversa si ha un passa basso per la funzione STF. Questo è il comportamento del noise shaping, che prevede, grazie alla retroazione, un filtraggio passa alto per il rumore di quantizzazione e un filtraggio passa basso per il segnale utile.
Questo comportamento lo si può facilmente intuire, per il fatto che il rumore viene riportato in ingresso ma con il segno negativo, quindi filtrato dal passa basso (l’integratore) e sommato allo stesso rumore. Quindi a bassa frequenza in uscita dal filtro NTF, c’è poco rumore perché si è sottratto con se stesso, apparte un ritardo temporale. Mentre ad alta frequenza c’è molto rumore, perché vi si trova il solo rumore di ingresso: quindi più che il filtro sarà selettivo e più che si avrà rumore alle alte frequenze.
Il rumore viene ridotto nella banda del segnale ed amplificato a frequenza più elevate, ma questo verrà facilmente tagliato dal filtro digitale.
In generale l’ideale sarebbe ovviamente ottenere questa condizione:
()*( ) = 1 , ,)*( ) = 0.
Ma tale condizione è irrealizzabile; tuttavia è possibile aumentare l’ordine del modulatore a scapito di un maggiore ritardo nella risposta ed un aumento notevole del rumore fuori banda che richiederà, per essere tagliato di filtri più selettivi.
Al modulatore delta-sigma segue un filtro digitale, il cui scopo è quello di trasformare la sequenza di zeri ed uni in un segnale digitale multilivello, sempre alla frequenza di sovracampionamento. L’informazione è dunque associata alla quantità di zeri o uni consecutivi del segnale digitale a due livelli: a una lunga sequenza di 1 per esempio sarà associato un segnale multilivello grande e viceversa a un breve sequenza di 1 un segnale multilivello piccolo; questo vale ovviamente anche per i segnali negativi.
Il filtro ovviamente è un semplice passa basso che consente anche di attenuare il rumore di quantizzazione che è stato spostato alla frequenze più alte.
Figure 3-8
Il segnale numerico filtrato viene poi decimato per abbassare il rate informativo ad un rate utile >, ovviamente con il rapporto di decimazione pari a ?@ A/ >. Maggiore è A e migliore sarà il rapporto segnale-rumore. Inoltre A incide sul numero di bit effettivi ENOB (effective number of bits), che coincide con la risoluzione effettiva del convertitore.
In figura 3-9, si può osservare come migliora il rapporto segnale rumore, all’aumentare del rapporto di decimazione ?@. Chiaramente > deve essere sufficientemente alto da mantenere integra l’informazione sul segnale utile.
3.3
Numerically controlled oscillator e Direct Digital Signal
Il sintetizzatore numerico DDS (direct digital synthesis) [1] è una delle parti fondamentali dell’ambiente puramente numerico, che si vuole costruire per la manipolazione di segnali modulati sia in ampiezza che in fase. Il cuore del DDS è il NCO (numerically controlled oscillator) che viene descritto di seguito. In figura 3-10, la struttura del NCO.
Figure 3-10
E’ un blocco che ha in ingresso una word espressa in bit e che genera in uscita un segnale rampa periodico, sempre in bit.
La word viene generata su N bit, tale per cui in decimale può avere un valore tra 0 e 2N-1. Segue un sommatore e una memoria. A tale word viene sommata ricorsivamente al valore memorizzato nella memoria. Succede che la cifra nella memoria ogni colpo di clock cresce, fino a che non si verifica un traboccamento (overflow) del registro di memoria. Questo avviene a causa del valore troppo grande, che viene generato per essere rappresentato all'interno dello spazio disponibile per la sua memorizzazione. Questo permette di generare un segnale rampa, che si replica ad una certa frequenza.
La frequenza istantanea della rampa sarà quindi pari a:
*BCD *EFBEG∙H.JI.
nelle modulazioni di ampiezza KL K, nelle modulazioni d’angolo KL K ML dove ML è l’informazione modulante e K la parola che stabilisce la frequenza portante.
Si mostra in figura 3-11, un esempio di un segnale rampa con word costante nel tempo.
Figure 3-11
Nel NCO, una volta stabiliti il numero di bit e la frequenza di clock, l’unico controllo disponibile è dato appunto dalla word. Questa, se piccola, ci permetterà di avere un segnale rampa ben definito da molti campioni, ma a bassa frequenza; viceversa, se grande, ci darà pochi campioni per rampa, ma con una alta frequenza di ripetizione. La frequenza di clock stabilisce l’intervallo tra un campione ed il successivo, mentre il rapporto tra la word e il numero di livelli rappresentabili è pari al numero di campioni per ciclo: è ovvio che se il numero di campioni per periodo è elevato, il segnale ha un elevato rapporto segnale rumore.
Dal segnale rampa è possibile attraverso una semplice conversione ricavare un segnale sinusoidale.
Questa conversione viene effettuata dal PAC: phase to amplitude converter. Si tratta di una semplice memoria di 2M celle, pari al numero dei possibili livelli che il segnale rampa può assumere. I valori del segnale-rampa rappresentano quindi un semplice indirizzo di memoria per selezionare l’ennesima cella da leggere nella tabella PAC. Nelle celle, che possono avere una lunghezza in bit arbitraria in base alle risoluzione che si vuole ottenere, vi sono registrati i valori del coseno con fase iniziale desiderata, a passi di 2;/2O.
Si tenga conto che il numero di bit di indirizzamento della tabella PAC, può essere diverso del numero di bit del NCO. Se il numero di bit del NCO è superiore, è sufficiente effettuare un shift della cifra a sinistra pari alla differenza di bit, viceversa a destra. Se sono uguali, è possibile usare direttamente il valore di uscita del NCO come indirizzo della tabella PAC per selezionare la cella da leggere.
Come si può osservare nella figura 3-12, è la word che stabilisce i quanti e quali valori deve assumere il segnale rampa, che a loro volta vanno a selezionare in lettura i campioni del coseno nella tabella PAC. Il numero minimo di campioni necessario per generare un segnale è ovviamente pari a 2, che genera la massima frequenza disponibile. Questo segnale tuttavia è un molto sporco (a onda rettangolare dopo il DAC) e quindi presenta una banda larga.
Se il clock non è sufficientemente preciso si viene a introdurre il jitter di fase sul segnale utile. Infatti per generare un segnale analogico a partire dal numerico, è necessario che i campioni siano equidistanziati correttamente nel tempo. Come noto, il jitter genera una leggera variazione della fase del segnale nel tempo, valutata in % sul periodo, durata e ritardo. In frequenza questo fenomeno è descritto dal phase noise, la cui formula è la seguente:
P Q ( Q RS ( T ∙ 1#
T ∙ 1# .
Si tratta di un rapporto tra potenze a partire dalla densità spettrale ( . Più che la riga del clock nello spettro è stretta, e minore è il disturbo del jitter nel tempo.
Quindi prima di generare un segnale numericamente, è importante porre attenzione al generazione del clock.
Infine l’uscita del PAC si collega al DAC, che è un filtro interpolatore non ideale, a cui segue un filtro passa basso per tagliare le repliche dal segnale in frequenza (nel tempo, corrisponde a pulire il segnale dalle brusche variazioni temporali).
La frequenza di clock è il riferimento per il NCO, il PAC e il DAC ed eventualmente per la WORD nel caso dovesse variare nel tempo.
Si riporta in figura 3-13 lo schema del DDS a blocchi.
