INTRODUZIONE
La sincronizzazione è una funzione importantissima in un sistema di comunicazione. La mancanza, o la scarsa efficienza, dei sistemi predisposti a questo scopo può avere effetti catrastofici sulle performance della trasmissione dei dati. Per questo motivo i circuiti di sincronizzazione comprendono una larga parte dell’ hardware del ricevitore e la loro implementazione ha un forte impatto sui costi di progetto e di realizzazione. Per questo motivo lo sforzo progettuale è particolarmente concentrato sullo sviluppo di nuove e più efficienti strutture per la stima dei parametri di sincronizzazione. Sfortunatamente l’avvento della produzione di tecnologie digitali su VLSI ha cambiato radicalmente le regole di progettazione di tali sistemi, fino al punto da rendere obsolete larga parte delle tecnologie analogiche.
Sebbene siano stati stabiliti nuovi metodi di sincronizzazione digitale, questi appaiono in letteratura particolarmente concentrati su performance specifiche e progettati per scopi specifici. Per questo motivo è utile l’introduzione sistemi per la sincronizzazione adattabili a applicazioni più eterogenee.
Per fare questo, saranno proposti due metodi per realizzare la sincronizzazione della fase di un segnale digitale, basati su un modello classico di anello ad aggancio di fase (PLL) analogico, cercheremo cioè un PLL digitale che approssimi, nel modo migliore, il funzionamento di un PLL analogico e confronteremo i risultati ottenuti.
In questa ottica nel capitolo 1, presenteremo un anello ad aggancio di fase ampiamente utilizzato in letteratura e nella pratica, facendo particolare attenzione a individuarne i parametri di progetto essenziali. Nel capitolo 2, saranno illustrati due metodi per la simulazione dei sistemi analogici, il metodo di Eulero e il metodo di Runge-Kutta.
Quindi tali metodi saranno applicati (capitolo 3) al PLL analogico per realizzare un equivalente digitale, inoltre saranno evidenziati i limiti di applicabilità dei metodi usati.
