CAPITOLO 4 Generazione del sincronismo dei campionatori

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(1)CAPITOLO 4. Generazione del sincronismo dei campionatori. 4.1. Introduzione. Abbiamo visto nel secondo capitolo che i segnali di sincronismo dei campionatori veloci provengono dalla DLL. Si è anche potuto osservare il corretto funzionamento del campionatore nell’acquisizione dei dati a 40 Gb/s nel caso in cui le condizioni di processo siano fast. Bisogna, a questo punto, far notare che le simulazioni sono state effettuate con dei segnali in ingresso al campionatore ben precisi. In particolare, abbiamo ipotizzato che il clock del campionatore abbia un tempo di discesa di 50 ps. In realtà, mentre le caratteristiche del segnale ad alto bit rate in ingresso al CDR/DEMUX si possono considerare costanti perché esterne al sistema, il valore del tempo di discesa del segnale di sincronismo del campionatore dipende dalle condizioni di aggancio della DLL. In questo capitolo vengono presentate le simulazioni che dimostrano che tale tempo di discesa influenza il funzionamento del campionatore e non permette l’acquisizione dei dati in ingresso a 40 Gb/s utilizzando la tecnologia 0.35 µm CMOS della AMS. Dopo aver trattato il problema del tempo di discesa per un corretto campionamento dei dati in ingresso ad alto bit rate, si descrive il principio di funzionamento della DLL e si presentano le configurazioni di maggior interesse con i risultati delle simulazioni. Comparando i tempi di discesa dei segnali in uscita dalle.

(2) Capitolo 4: Generazione del sincronismo dei campionatori. 75. celle di ritardo della DLL con quelli richiesti dal campionatore, si può affermare che con la 0.35 µm CMOS è possibile l’acquisizione dei dati a 10 Gb/s ma non a 40 Gb/s.. 4.2. Tempo di discesa del segnale di sincronismo. Per una corretta acquisizione dei dati in ingresso ad alto bit rate, il tempo di discesa del segnale di sincronismo del campionatore (che, per comodità, da qui in poi verrà chiamato Tfall) deve essere inferiore a un certo valore che dipende dalle condizioni di processo e di funzionamento. Per calcolare tale tempo massimo, il campionatore è stato simulato utilizzando i seguenti segnali: Ingresso. 1. In1 = /In2. 2. Segnale che provoca la maggior lentezza della circuiteria. 3. Durata minima dell’impulso = 15 ps. 4. Tempo di salita = Tempo di discesa = 10 ps. Clock. 1. Clock1dff = /Clock2dff = /Clocksa. 2. Periodo = 400 ps → Frequenza = 2.5 GHz. 3. Tempo di salita = Tempo di discesa = Tfall. L’esperimento che si effettua è il seguente: 1) Si assegna un valore a Tfall. 2) Si campiona il dato in ingresso ad alto bit rate nell’istante ideale (che, come abbiamo visto nel capitolo precedente, corrisponde all’incirca all’istante per cui la tensione del clock, durante il fronte in discesa, passa per Vdd – Vtn al centro del bit). 3) Si osserva il valore dell’uscita del flip flop (che schematizza la rete di acquisizione configurata). 4) In base al risultato ottenuto al terzo punto si assegna un nuovo valore a Tfall..

(3) Capitolo 4: Generazione del sincronismo dei campionatori. 76. 5) Si ripete la procedura dal secondo punto fino a trovare il massimo valore ammesso per Tfall che permetta un corretto campionamento del dato in ingresso almeno nell’istante ideale. Per chiarire meglio l’esperimento, si osservi l’esempio mostrato in figura 4.1. Si assegna inizialmente un clock avente Tfall di 25 ps (a) e si verifica l’andamento dell’uscita del flip flop (non rappresentato in figura); se tale andamento è corretto si aumenta il Tfall e si verifica nuovamente l’uscita del flip flop (b) altrimenti il Tfall viene ridotto. Si continua in questo modo fino ad arrivare al caso in cui è sufficiente una variazione di Tfall dell’ordine del picosecondo per ottenere una uscita del flip flop che sia o meno corretta.. Tfall_1. Clock Vdd Vdd - Vtn. (a). 0. Vin1. t. Vdd. 0. t 10 ps. 15 ps. 10 ps.

(4) Capitolo 4: Generazione del sincronismo dei campionatori. 77. Tfall_2. Clock Vdd Vdd - Vtn. (b). 0. t. Vin1 Vdd. 0. t 10 ps. 15 ps. 10 ps. Figura 4.1: Campionamento dell’ingresso nell’istante ideale al variare di Tfall.. Le simulazioni effettuate utilizzando la tecnologia 0.35 µm CMOS della AMS hanno portato ai seguenti risultati: o 40 Gb/s. •. Processo fast, ambiente fast → Tfall ≤ 80 ps.. •. Processo fast, ambiente typ → Tfall ≤ 70 ps.. •. Processo fast, ambiente slow → Tfall ≤ 60 ps.. o 10 Gb/s. •. Processo slow, ambiente slow → Tfall ≤ 450 ps.. Si capisce come i requisiti sul Tfall per l’acquisizione dei dati a 40 Gb/s siano estremamente stringenti; per il campionamento a 10 Gb/s, come dimostrato anche dalle simulazioni descritte nel capitolo precedente, la circuiteria riesce a prelevare correttamente i dati in ingresso anche per clock non particolarmente veloci..

(5) Capitolo 4: Generazione del sincronismo dei campionatori. 4.3. 78. Il Delay Locked Loop. La DLL è un sistema che riceve in ingresso una forma d’onda periodica e fornisce in uscita più repliche del segnale di ingresso ritardate tra loro di una relazione temporale precisa e stabile. Un semplice schema a blocchi di una DLL è mostrato in figura 4.2.. Phase Detector. Phase Controller. fclk. Tc. Tc 0. Tc 1. Tc Nc-2. Nc-1. Delay Line Figura 4.2: Schema a blocchi di un Delay Locked Loop.. 4.3.1. Funzionamento della DLL. Il cuore della DLL è la delay line a ritardo regolabile che è costituita da Nc celle identiche tra loro e poste in cascata e ha la funzione di generare le copie del segnale di ingresso opportunamente ritardate. Ad esempio, se Tclk è il periodo del segnale di ingresso e Tc il ritardo della singola cella, la cella k fornirà in uscita una copia di tale segnale ritardata di k · Tc. Mediante reazione negativa si realizza l’anello ad aggancio di ritardo che permette alla relazione temporale tra i segnali di essere conosciuta con precisione e di essere stabile anche al variare delle condizioni operative e dei parametri di processo. Il funzionamento della DLL, in linea di principio, è il seguente: il phase detector misura il ritardo relativo tra il segnale di ingresso alla catena e l’uscita dell’ultima cella;.

(6) Capitolo 4: Generazione del sincronismo dei campionatori. 79. in base a questa informazione il phase controller pilota opportunamente la linea affinché, a regime, tale ritardo sia uguale a un multiplo intero del periodo del segnale di ingresso. All’interno della linea di ritardo si avrà, quindi, un numero di periodi Ne del segnale di ingresso pari a:. Ne = Nc. 4.3.2. Tc Tclk. (4.1). La cella di ritardo a shunt capacitor. La cella di ritardo regolabile è un semplice dispositivo che presenta in uscita una replica ritardata del segnale di ingresso. Ci sono molte tecniche per realizzare celle di ritardo CMOS; in questo lavoro di tesi è stata utilizzata quella a shunt capacitor (presentata in figura 4.3) in quanto è conveniente rispetto alle altre quando la linea è destinata a funzionare ad alte frequenze e quando è importante il consumo di potenza. Inoltre, tale struttura permette di avere layout compatti perché sfrutta la capacità di gate (COX) che è la più elevata realizzabile col tipo di processo a nostra disposizione. Il controllo della cella di ritardo è di tipo digitale con livelli CMOS e risulta, quindi, facilmente integrabile con la circuiteria di regolazione realizzata con tecniche semi-custom che permettono di implementare complesse strategie di aggancio.. In. G. Out C. C. Ctrl (a). D/S. (b). Figura 4.3: Cella di ritardo con carico regolabile (a) e schematizzazione dello shunt capacitor realizzato con transistore nMOS (b)..

(7) Capitolo 4: Generazione del sincronismo dei campionatori. 80. La relazione approssimata su cui ci si basa per regolare il ritardo della cella è quella che esprime il ritardo di una qualsiasi porta logica:. Td = K. CL ⋅ VS Io. (4.2). dove Td è il ritardo della porta, K una costante, CL la capacità del carico, VS l’escursione dell’uscita e Io la corrente in uscita dalla porta. Nella cella di ritardo a shunt capacitor si sfrutta la relazione lineare, in prima approssimazione, tra il ritardo della porta logica e la capacità presente in uscita. Per la realizzazione del carico regolabile si utilizzano transistori nMOS con terminali di source e drain cortocircuitati come mostrato in figura 4.3 (b). In figura 4.4 si riportano le regioni di funzionamento dello shunt capacitor al variare delle tensioni nel caso in cui il terminale di drain/source sia attaccato all’uscita degli inverter e il controllo sia effettuato sul gate (a) e viceversa (b). VG indica la tensione di gate, VD/S quella di drain/source, VDD quella di alimentazione e VT la tensione di soglia del transistore nMOS.. VG VDD. Triodo. (a). VT. 0. Interdizione. VDD. VD/S.

(8) Capitolo 4: Generazione del sincronismo dei campionatori. 81. VG VDD. Triodo. (b). VT. Interdizione. 0. VDD. VD/S. Figura 4.4: Regioni di funzionamento dello shunt capacitor al variare della tensione di controllo sul gate (a) e sul drain/source (b).. Per semplicità grafica, in figura 4.4 si considera VT costante e pari al suo valore nominale. In realtà, la tensione di soglia del transistore varia a seconda della zona di funzionamento ed è maggiore o uguale a quella nominale per via dell’effetto body causato dalla differenza di potenziale tra bulk e source. Cerchiamo di capire come varia la capacità vista dal terminale di carico (uscita degli inverter) nei due casi esaminando i vari contributi. o Primo caso (controllo sul gate e carico sul drain/source): •. Capacità che i pozzetti di source e di drain formano con il substrato. Non dipendono dalla zona della caratteristica in cui il transistore sta funzionando.. •. Capacità dovuta alla sovrapposizione geometrica tra gate e gli altri terminali per via della non idealità del processo (diffusioni laterali,.

(9) Capitolo 4: Generazione del sincronismo dei campionatori. 82. maschere, attacchi acidi). Non dipende dalla zona della caratteristica in cui il transistore sta funzionando. •. Capacità di canale che dipende dalla distribuzione della carica sotto il gate. Dipende dalla polarizzazione del transistore.. Negli shunt capacitor si sfrutta il terzo contributo: è nullo se il transistore è interdetto in quanto il canale non è formato mentre se si lavora in zona triodo vale: CG − D / S = Cox ⋅ W ⋅ L. (4.3). dominando su tutti gli altri. Si capisce, quindi, che la capacità tra drain/source e massa varia fortemente a seconda dello stato del segnale di controllo sul gate. Durante il funzionamento della cella, la tensione VD/S è imposta dall’uscita dell’inverter mentre VG è imposta dalla circuiteria di controllo. Se VG è nulla il canale non si forma: VGS = VG − VD / S = −VD / S < VT. (4.4). Nel caso in cui la tensione di gate è pari a quella di alimentazione, finché risulta: 0 < VD / S < VDD − VT. (4.5). il transistore lavora in zona lineare, il canale è completamente formato e l’azione caricante sull’inverter pienamente esercitata; quando si verifica: VGS = VDD − VD / S < VT. (4.6). il canale scompare e la capacità di carico si riduce drasticamente. Considerando un solo inverter e osservando i tratti evidenziati in figura 4.4 (a), si può notare che durante le commutazioni i fronti risultano caricati in modo non uniforme; questo porta a una dissimmetria dei ritardi introdotti sui fronti in salita e su.

(10) Capitolo 4: Generazione del sincronismo dei campionatori. 83. quelli in discesa tanto più accentuata quanto maggiore è il carico collegato alla cella, qualora tale carico sia posto in uscita a uno solo degli inverter costituenti la cella. Per capire meglio tale effetto, facciamo riferimento alla cella di ritardo di figura 4.3: se applichiamo in ingresso un fronte in discesa, l’istante di commutazione del secondo inverter è influenzato dalle condizioni di carico in quanto la salita fino a VDD/2 (soglia dei due inverter) della tensione ai capi dei condensatori avviene a canale formato; se invece in ingresso alla cella di ritardo c’è un fronte in salita, il numero dei condensatori inseriti influenza molto meno l’istante di commutazione del secondo inverter perché la prima parte della discesa della tensione al suo ingresso avviene con il canale non formato e quindi in modo più veloce. Tale fenomeno, detto pulse shrinking, porta a un aumento del duty cycle (definito come il rapporto tra il semiperiodo in cui il segnale vale “1” e il semiperiodo totale) della forma d’onda in uscita dalla cella rispetto a quella d’ingresso. Per risolvere tale problema, si realizza la cella di ritardo inserendo i condensatori di carico sulle uscite di entrambi gli inverter; in questo modo, in corrispondenza di qualsiasi commutazione del segnale di ingresso, il ritardo complessivo sarà dato dalla somma dei ritardi introdotti dai due inverter, che subiscono commutazioni opposte. Il diverso comportamento di un singolo inverter in conseguenza di fronti diversi in ingresso, quindi, non influenza il ritardo totale introdotto dalla cella. o Secondo caso (controllo sul drain/source e carico sul gate): •. Capacità dovuta alla sovrapposizione geometrica tra gate e gli altri terminali dovuta alla non idealità del processo (diffusioni laterali, maschere, attacchi acidi). Non dipende dalla zona della caratteristica in cui il transistore sta funzionando.. •. Capacità di canale che dipende dalla distribuzione della carica sotto il gate. Dipende dalla polarizzazione del transistore.. •. Capacità dovuta alla sovrapposizione tra gate e bulk che è presente quando il canale non è formato..

(11) Capitolo 4: Generazione del sincronismo dei campionatori. 84. In questo caso, le capacità parassite sono minori di quelle in cui si utilizza il drain/source come terminale di carico in quanto dal gate non si vedono le capacità dei pozzetti di source e di drain. Il ritardo minimo introdotto dalla configurazione con controllo sul drain/source, però, è maggiore di quello che si ottiene nel caso in cui il terminale di controllo sia il gate perché la capacità che si vede dal terminale di gate risente meno della polarizzazione del transistore. Questa volta, infatti, è presente anche la capacità CGB tra gate e substrato quando il canale non è formato. Facendo riferimento ai modelli dei transistori MOSFET usati da SPICE (Meyer model) le capacità che entrano in gioco, escludendo quelle di overlap, sono le seguenti:. CGB. Interdizione. Triodo. Cox ⋅ W ⋅ L. 0. 0.   VGS − VDS − VON  2    Cox ⋅ W ⋅ L ⋅ 1 −    2 ⋅ (VGS − VON ) − VDS  . 0. 2     VGS − VON   Cox ⋅ W ⋅ L ⋅ 1 −    2 ⋅ (VGS − VON ) − VDS  . CGS. CGD. dove VON = VTH + η ⋅ VT . In zona triodo, per VDS = 0, si ottiene:. CGS = CGD =. 3 ⋅ Cox ⋅ W ⋅ L 4. (4.7). Quindi la capacità totale vale:. CTOT =. 3 ⋅ Cox ⋅ W ⋅ L 2. (4.8).

(12) Capitolo 4: Generazione del sincronismo dei campionatori. 85. Di conseguenza quando il controllo su D/S passa da “1” a “0” si ha un aumento del carico visto pari a:. ∆C =. 1 ⋅ Cox ⋅ W ⋅ L 2. (4.9). che è la metà di quello che si ottiene nell’altra configurazione a parità di W e L. Per questo la configurazione con controllo su D/S permette una regolazione più fine del ritardo introdotto dalla cella. Per quanto riguarda il ritardo minimo, cioè il carico che si ottiene nelle due configurazioni con le capacità disattivate, bisogna confrontare Cox ⋅ W ⋅ L (controllo su D/S) con la capacità dei pozzetti presente quando il controllo è su G. Quando l’area di gate molto piccola, può accadere che sia conveniente utilizzare la configurazione con controllo su D/S.. 4.3.3. Progetto della cella di ritardo. Per risolvere il problema del pulse shrinking, si ricorre alla struttura mostrata in figura 4.5 in cui abbiamo rappresentato gli shunt capacitor con il simbolo di una semplice capacità. D’ora in avanti, quando per semplicità useremo il termine condensatore. riferito. transistori-condensatori.. alle. celle. di. ritardo,. ci. riferiremo. in. realtà. ai.

(13) Capitolo 4: Generazione del sincronismo dei campionatori. In. /Out. 86. Out. P0. P0. P11. P11. G0. G0. GN. GN. C0. C0. CM. CM. Figura 4.5: Struttura generale della cella di ritardo utilizzata.. I carichi in uscita ad ogni inverter sono costituiti da condensatori piccoli, grandi e di calibrazione. I primi due gruppi servono per effettuare l’aggancio in fase della linea mentre il terzo gruppo è quello che permette la regolazione del ritardo di ciascuna cella in modo a sé stante. In prima approssimazione, la capacità di ciascun condensatore è proporzionale alle sue dimensioni geometriche (superficie di gate del transistore-condensatore). I condensatori piccoli sono tutti uguali tra loro e l’inserimento di ciascuno di essi provoca, quindi, un identico cambiamento nel ritardo introdotto dalla cella. I condensatori grandi, invece, hanno dimensioni crescenti secondo la potenza di due (G1 è il doppio di G0, G2 è il doppio di G1 e così via) e introdurranno un ritardo anch’esso crescente secondo la potenza di due. La stessa relazione sussiste anche tra i condensatori di calibrazione. L’idea è infatti quella di pilotare i condensatori piccoli con uno shift register (codifica a termometro) mentre quelli grandi e quelli di calibrazione con due contatori up/down rispettivamente a N e M bit..

(14) Capitolo 4: Generazione del sincronismo dei campionatori. 4.3.4. 87. Gli inverter. La scelta della dimensione e della struttura degli inverter è stata fatta con il principale intento di minimizzare il tempo di discesa del segnale in uscita dalla cella di ritardo (Tfall) poiché tale segnale viene utilizzato come clock del campionatore veloce. Come si vedrà dalle simulazioni della cella di ritardo, per ottenere un ridotto Tfall c’è bisogno di un elevato rapporto W/L dei transistori costituenti gli inverter (la larghezza del pMOS è pari al doppio di quella dell’nMOS, le lunghezze sono minime). Date le dimensioni di tali transistori, l’architettura di tipo interdigitato è preferibile rispetto alle altre sia come prestazioni che come compattezza del layout. La figura 4.6 mostra il layout di una possibile realizzazione dei due inverter costituenti la cella di ritardo. Da notare la presenza dei numerosi contatti di substrato per scongiurare il fenomeno del latch up che si fa sempre più marcato all’aumentare delle dimensioni dei transistori.. Figura 4.6: Esempio di layout dei due inverter della cella di ritardo..

(15) Capitolo 4: Generazione del sincronismo dei campionatori. 4.3.5. 88. I condensatori. Consideriamo gli shunt capacitor nella configurazione con il controllo sul gate. A causa delle resistenze parassite di canale e di gate, il ritardo introdotto da uno shunt capacitor non dipende unicamente dall’area di gate ma anche dalla sua forma e dalla distanza delle varie parti del canale dai contatti di drain/source. Per esempio, se vogliamo realizzare un condensatore che introduce un ritardo pari al doppio di quello di un altro, non possiamo semplicemente progettarlo mantenendo la stessa forma e raddoppiando l’area di gate in quanto ci saranno zone (quelle più lontane dai contatti D/S) in cui il canale si formerà più tardi a causa della presenza delle resistenze parassite che ritardano la distribuzione delle cariche sulle armature con il risultato di rendere il ritardo introdotto minore del previsto. Risultati ancor meno prevedibili si otterrebbero cambiando completamente la forma del nuovo transistore-condensatore. Questo fenomeno è molto insidioso poiché l’estrattore e il simulatore non tengono in considerazione le resistenze parassite di canale e di gate. In fase di simulazione, quindi, è necessario prendere alcune precauzioni affinché il ritardo degli shunt capacitor venga modellato il più correttamente possibile al fine di scongiurare errori di dimensionamento e pregiudicando la qualità dell’aggancio della DLL. Di questo parleremo in dettaglio nel prossimo paragrafo. Per essere sicuri delle relazioni tra i ritardi introdotti, quindi, la realizzazione dei transistori grandi e di quelli di calibrazione deve essere fatta senza cambiare forma del condensatore e i tempi di distribuzione delle cariche sulle armature ma rispettando le relazioni tra le aree. Il modo più semplice per farlo è realizzare i condensatori più grandi ponendo in parallelo un certo numero dei condensatori più piccoli. Per esempio, il condensatore G1 è formato da due condensatori G0, G2 è formato da due condensatori G1 e così via. Passiamo ora ad analizzare le caratteristiche dei tre condensatori realizzati con la tecnologia 0.35 µm CMOS della AMS. In tabella 4.1 ne sono indicate le dimensioni..

(16) Capitolo 4: Generazione del sincronismo dei campionatori. Tipo P0 G0 C0. 89. Area (µm²) 0,6 4,32 4,32. Tabella 4.1: Dimensioni dei condensatori.. Per quanto riguarda i condensatori piccoli, necessari alla risoluzione fine nell’aggancio di fase, la forma è semplicemente rettangolare. Con la tecnologia a disposizione, la minima lunghezza e la minima larghezza del gate sono rispettivamente pari a 0.3 µm e 0.6 µm. Sfruttando tali dimensioni, il condensatore ottenuto è quello che permette la risoluzione migliore ma il range di aggancio che ne risulta non è sufficientemente ampio. Quest’ultimo può essere esteso utilizzando shunt capacitor di uguali dimensioni ma in numero maggiore; questo però comporta un maggior numero di pozzetti D/S e quindi un aumento della capacità parassita. Per questo si è scelto di utilizzare condensatori di area più grande cercando di mantenere le dimensioni dei pozzetti di drain/source le più contenute possibile. Pertanto, la lunghezza L è stata aumentata a 0.6 µm e la larghezza W a 1 µm. Il layout di due condensatori piccoli è presentato in figura 4.7. Da notare che i contatti di drain/source sono condivisi a coppie in modo da minimizzare il contributo alla capacità di carico dovuto ai pozzetti.. Figura 4.7: Layout dei condensatori piccoli..

(17) Capitolo 4: Generazione del sincronismo dei campionatori. 90. I condensatori grandi, che devono introdurre un ritardo pari a otto volte quello di uno piccolo, hanno una forma a bottone quadrato (figura 4.8) al centro del quale si trova il contatto D/S. Tale forma si ottiene da quella rettangolare dei condensatori piccoli mantenendo inalterata L, per non incorrere all’insidioso problema delle resistenze parassite, e aumentando W attorno al contatto. Una forma di questo tipo, oltre alla ridotta estensione orizzontale, che come abbiamo visto nel capitolo precedente è necessaria per garantire l’equipotenzialità del segnale all’interno del chip, ci consente di limitare a valori accettabili anche l’estensione verticale del layout della cella.. Figura 4.8: Layout dei condensatori grandi.. Per quanto riguarda i condensatori di calibrazione, le loro dimensioni andrebbero scelte in modo tale che il ritardo introdotto dal più piccolo di essi sia pari al 2% del ritardo totale della cella in condizioni nominali (cioè con metà del carico capacitivo inserito). Di conseguenza quest’ultimo dovrebbe avere un’area di valore intermedio tra quello dei due tipi di condensatori visti finora. Dato, però, che non è stata ancora scelta la configurazione finale della cella (dimensionamento degli inverter, numero e tipo di condensatori, terminale di controllo da usare) consideriamo, provvisoriamente, i condensatori di calibrazione identici a quelli grandi..

(18) Capitolo 4: Generazione del sincronismo dei campionatori. 4.3.6. 91. Modelli per lo shunt capacitor. Per come è realizzato, lo shunt capacitor è modellizzabile in due modi differenti in dipendenza del terminale di controllo scelto. Questa distinzione è dovuta alla notevole influenza delle resistenze parassite di canale e di gate di cui il simulatore non tiene conto. Nel funzionamento in zona triodo del MOS, infatti, il simulatore prende in considerazione la resistenza globale di canale in quanto la corrente che scorre tra drain e source è determinata dalla loro differenza di potenziale. Nel caso dello shunt capacitor, però, i due terminali sono cortocircuitati, la corrente si annulla, si annulla l’effetto della resistenza di canale e il transistore diventa una pura capacità. In realtà, la corrente transitoria che scorre sui terminali è tutt’altro che nulla e incontra sia la resistenza di gate che quella di canale; quest’ultima dipende dalla tensione gate-source e dalla VT che a sua volta risente dell’effetto body. Nel caso in cui il terminale di controllo sia quello di gate, per simulare correttamente la distribuzione di carica sulle armature si ricorre a un modello per lo shunt capacitor costituito da una catena di transistori, ciascuno dei quali rappresenta una porzione di condensatore. Per ottenere una simulazione che sia il più vicino possibile alla realtà, ognuno dei transistori deve essere di lunghezza minima e deve avere una larghezza che rappresenta correttamente la rispettiva porzione di condensatore. Per il condensatore piccolo, la larghezza di tutti i transistori è pari a 1 µm; per quanto riguarda quelli grandi e quelli di calibrazione, ognuno dei transistori costituenti la catena deve avere una larghezza pari a quella della striscia concentrica di armatura che rappresenta. La catena si sviluppa a partire dal contatto di drain/source verso l’esterno del condensatore con l’ultimo terminale che dovrebbe essere flottante in quanto da esso non può uscire corrente. Per consentire la simulazione, però, tale terminale è collegato a una resistenza da 1 TΩ. In figura 4.9 è mostrato un esempio di scomposizione di uno shunt capacitor a bottone (a) con il corrispondente circuito elettrico equivalente (b)..

(19) Capitolo 4: Generazione del sincronismo dei campionatori. 92. M2 M1. G M1. M2. D/S 1T. Contatto di gate Contatto di drain/source (a). (b). Figura 4.9: Esempio di scomposizione di uno shunt capacitor (a) e relativo circuito elettrico equivalente (b).. Eccetto il primo, i transistori devono contribuire per la sola capacità di canale e per questo bisogna annullare i parametri di area e perimetro di source e drain, che servono al simulatore per tenere conto degli effetti capacitivi di bordo (capacità di overlap), e i fattori di correzione sulle dimensioni geometriche a causa di diffusione laterale, maschere e attacchi acidi. Per quanto riguarda il primo transistore, vanno annullati area e perimetro di source o di drain (quello interno alla catena) e non va contato il perimetro di drain o di source adiacente al canale. Per una coppia di condensatori piccoli, essendoci un solo pozzetto drain/source, i relativi parametri devono essere divisi a metà. In tabella 4.2 sono riportati, per ogni condensatore, i parametri dei transistori nei quali lo abbiamo scomposto per effettuare la simulazione. W indica la larghezza del transistore, L la lunghezza, PS il perimetro di source, PD il perimetro di drain, AS l’area di source e AD quella di drain. Le aree sono espresse in µm², le altre dimensioni in µm. La larghezza dei condensatori grandi è stata calcolata facendo la media tra i perimetri esterno ed interno della striscia concentrica di armatura che il transistore rappresenta..

(20) Capitolo 4: Generazione del sincronismo dei campionatori. Tipo P0 G0 C0. W 1 6 6. Tabella 4.2:. L 0,3 0,3 0,3. M1 PS 1,2 0 0. PD 0 0 0. AS 0,6 1,44 1,44. AD 0 0 0. W 1 8,4 8,4. L 0,3 0,3 0,3. 93. M2 PS 0 0 0. PD 0 0 0. AS 0 0 0. AD 0 0 0. Parametri dei transistori del circuito elettrico che schematizza i condensatori nel caso in cui il controllo sia effettuato sul gate.. Se, invece, il terminale di controllo è quello di drain/source, l’effetto delle resistenze parassite è molto meno influente ai fini della simulazione del ritardo e per questo è sufficiente schematizzare lo shunt capacitor come un transistore con drain e source cortocircuitati (figura 4.10). Infatti, essendo la tensione del terminale di drain/source costante in quanto imposta dalla rete di controllo, se consideriamo nulla la resistenza del polisilicio che costituisce il gate, il canale si forma tutto insieme e quindi la resistenza parassita di canale non influisce. Da notare che la schematizzazione con la catena di transistori non è corretta perché, per avere il condensatore disattivato, la tensione di drain/source deve essere pari a quella di alimentazione ma, in questo modo, la tensione degli altri terminali risentirebbe delle variazioni del gate con conseguente possibilità di parziale formazione del canale. Una situazione analoga si ha quando la tensione di drain/source è pari a zero: quando la tensione di gate si annulla, i canali non sono formati e i tutti i terminali, a eccezione del drain/source, risentono della successiva variazione del gate.. G. D/S Figura 4.10: Schematizzazione dello shunt capacitor con controllo su D/S..

(21) Capitolo 4: Generazione del sincronismo dei campionatori. 94. Possiamo notare infine che, per la corretta simulazione, i parametri di area e perimetro hanno lo stesso valore per source e drain e pari alla metà di quello del pozzetto di drain/source del condensatore. In tabella 4.3 sono riportati i parametri del transistore che schematizza il condensatore piccolo per effettuare la simulazione.. Tipo P0. Tabella 4.3:. W 1. L 0,6. PS 0,6. PD 0,6. AS 0,3. AD 0,3. Parametri del transistore che schematizza il condensatore piccolo nel caso in cui il controllo sia effettuato sul drain/source.. 4.3.7. Scelta della configurazione dei condensatori. Il termine di paragone per la scelta della configurazione dei condensatori da utilizzare nella DLL del ricevitore è sicuramente il tempo di discesa del segnale in uscita dalle celle di ritardo. Per poter simulare le due configurazioni, sono stati creati degli schematici equivalenti delle celle di ritardo nei quali, al posto dei condensatori, sono state. utilizzate. le. schematizzazioni. descritte. nel. paragrafo. precedente. e,. successivamente, la cella sotto esame è stata inserita all’interno di una catena a cinque celle. In tabella 4.4 sono riportati i risultati delle simulazioni in condizioni tipiche in cui i carichi della cella di ritardo sono costituiti da 127 condensatori piccoli e gli inverter formati da transistori nMOS aventi lunghezza minima e larghezza pari a 20 µm (larghezza doppia per il pMOS). Nella prima colonna si riporta il numero di condensatori piccoli attivi; il ritardo introdotto dalla cella è indicato con Tc (misurato al 50% della tensione di alimentazione sui fronti in discesa, espresso in picosecondi), i tempi di salita e discesa del suo segnale di uscita rispettivamente con Trise e Tfall (dal 10% al 90% della tensione di alimentazione e viceversa, espressi in picosecondi) e la capacità equivalente del carico con Ceq (espressa in femtofarad). Tale capacità è stata misurata confrontando i ritardi introdotti dalle celle in cui il carico è schematizzato con i metodi precedentemente descritti con i ritardi introdotti da celle il cui carico è formato.

(22) Capitolo 4: Generazione del sincronismo dei campionatori. 95. da un condensatore di capacità variabile; basta regolare la capacità di quest’ultimo fino a che i ritardi delle due celle non coincidono ottenendo il valore di Ceq riportato.. Config. 0p 127p. Ceq 76,4 312,9. Controllo su G Tc Trise 162,4 151,1 345,2 298. Tfall 111,4 276,8. Ceq 80 250. Controllo su D/S Tc Trise 165,4 154,1 296,2 289,6. Tfall 113 211,2. Tabella 4.4: Risultati delle simulazioni delle due schematizzazioni.. Dalla tabella 4.4 si evince che è più conveniente utilizzare la soluzione con controllo su G in quanto, rispetto all’altra, permette di avere un minor ritardo (e di conseguenza un Tfall più basso) quando le capacità sono disattivate, un maggior intervallo di regolazione e una adeguata risoluzione. Scegliamo, allora, tale configurazione per le simulazioni della cella di ritardo.. 4.4. Simulazioni della cella di ritardo. Abbiamo visto nel secondo capitolo che il numero di periodi Ne dell’oscillatore locale al quale si aggancia la DLL a regime dipende dal valore del ritardo medio di cella Tc nelle condizioni iniziali, cioè dalle condizioni di processo e ambientali in cui il chip si viene a trovare. In tabella 4.5 si riportano i ritardi di cella per tutti i valori utili di Ne per segnali di ingresso a 40 Gb/s (Tc_40) e a 10 Gb/s (Tc_10) utilizzando, rispettivamente, un periodo dell’oscillatore locale pari a 400 ps e a 1600 ps per poter mantenere la stessa architettura. Nel terzo capitolo abbiamo potuto osservare che, in condizioni di processo fast, il campionatore riesce a prelevare dati in ingresso a 40 Gb/s. Per poter lavorare a quella velocità, però, la cella di ritardo dovrebbe fornire un segnale con Tfall che si riduce al peggiorare delle condizioni ambientali; in realtà, il suo comportamento è opposto a quanto richiesto dal campionatore..

(23) Capitolo 4: Generazione del sincronismo dei campionatori. Ne 1 5 7 11 13 17 19 23 25 29 31 35 37 41 43 47. Tc_40 8,372 41,86 58,61 92,1 108,85 142,34 159,09 192,58 209,32 242,81 259,56 293,05 309,8 343,29 360,04 393,53. 96. Tc_10 33,49 167,45 234,43 368,39 435,36 569,32 636,3 770,26 837,24 971,2 1038,18 1172,14 1239,11 1373,07 1440,05 1574. Tabella 4.5: Valori utili di Ne e Tc per segnali di ingresso a 40 Gb/s e a 10 Gb/s.. A una prima analisi, quindi, il funzionamento del dispositivo a 40 Gb/s con la tecnologia a disposizione non sembra possibile a meno di accettare una bassissima resa di produzione; per il funzionamento a 10 Gb/s, invece, non sembrano esserci difficoltà. Come già accennato nel terzo capitolo, l’idea che viene in mente è quella del doppio standard: far funzionare il ricevitore a 40 Gb/s se il processo e le condizioni ambientali lo permettono, optare per i 10 Gb/s altrimenti. Tralasciando per ora le modifiche all’architettura del ricevitore che il doppio standard comporta, rimane da dimensionare la cella (dimensionamento degli inverter e scelta del numero e del tipo di condensatori) in modo da avere un adeguato range di regolazione del ritardo con una zona in cui i funzionamenti ai due bit rate si sovrappongono per avere la certezza che il ricevitore, in qualunque condizione di lavoro, funzioni in almeno uno dei due standard. Purtroppo, nonostante i numerosi dimensionamenti provati, non sembra possibile attuare l’idea del doppio standard con la tecnologia a disposizione. Per convincersi di ciò, sono riportati di seguito i risultati delle simulazioni più significative. Nella prima colonna delle tabelle è indicata la configurazione del carico (numero di condensatori attivi per ogni tipo), le successive riportano il ritardo introdotto dalla cella (Tc) e il tempo di salita e quello di discesa del segnale in uscita dalla cella (rispettivamente Trise e Tfall) in alcune delle condizioni di lavoro. Di queste, la più significativa sembra essere.

(24) Capitolo 4: Generazione del sincronismo dei campionatori. 97. quella per cui il processo è fast e l’ambiente tipico in quanto appare possibile una sovrapposizione dei funzionamenti a 40 Gb/s e a 10 Gb/s proprio per tale condizione. In tabella 4.6 si presenta il caso di cella di ritardo con carico costituito da 12 condensatori piccoli, 7 grandi e 7 di calibrazione e inverter con larghezza del transistore nMOS pari a 12 µm. Confrontando i ritardi di cella della simulazione con quelli della tabella 4.5, si nota che la DLL riesce ad agganciarsi all’oscillatore locale per valori utili di Ne. Ricordando, però, che il Tfall deve essere contenuto entro un certo valore dipendente dalle condizioni di processo e ambientali, nessun aggancio a 40 Gb/s permette un corretto funzionamento del campionatore a quel bit rate. Inoltre, per come funziona il sistema di linearizzazione della DLL, si devono considerare inizialmente attivi metà dei condensatori di calibrazione e, quindi, è probabile che l’aggancio a 40 Gb/s avviene per Tc = 108.85 ps invece che per Tc = 92.1 ps con conseguente aumento del Tfall. Analizzando le tabelle successive, l’unica soluzione sembrerebbe quella di rinunciare alla linearizzazione per avere la possibilità di un corretto funzionamento del campionatore a 40 Gb/s almeno in condizioni di processo fast e ambiente tipico. Questo, però, non garantisce che il ritardo introdotto sia il medesimo per tutte le celle e, quindi, tale approccio appare sconsigliabile.. Config. 0p 0g 0c 1p 0g 0c 0p 1g 0c 12p 7g 0c. Tabella 4.6:. Processo fast - Ambiente typ Trise Tfall Tc 83 87 64 85 88 65 93 99 76 189 186 174. Condizioni typ Tc Trise Tfall 136 128 92 288 255 234. Risultati per carico formato da 12 condensatori piccoli, 7 grandi e 7 di calibrazione; larghezza del transistore nMOS dell’inverter pari a 12 µm..

(25) Capitolo 4: Generazione del sincronismo dei campionatori. Config. 0p 0g 12p 15g. Tabella 4.7:. Processo fast - Ambiente typ Tc Trise Tfall 69,1 116,6 60,64 192,2 262,7 208,4. 98. Condizioni typ Tc Trise Tfall 111,4 106,9 74,16 291,1 255 243,6. Risultati per carico formato da 12 condensatori piccoli e 15 grandi; larghezza del transistore nMOS dell’inverter pari a 20 µm.. Config. 0p 0g 12p 31g. Tabella 4.8:. Processo fast - Ambiente typ Tc Trise Tfall 69 73 52 234 224 230. Condizioni typ Tc Trise Tfall 111 106,8 74,41 352,7 303,8 304,6. Risultati per carico formato da 12 condensatori piccoli e 31 grandi; larghezza del transistore nMOS dell’inverter pari a 30 µm.. Il dimensionamento più interessante è quello in cui la cella ha un carico costituito da 12 condensatori piccoli e 63 grandi e inverter con larghezza del transistore nMOS pari a 45 µm. Infatti, dato l’elevato numero di condensatori e la grande dimensione dell’inverter, il matching tra le celle di ritardo è molto buono. Ipotizzando, quindi, di rinunciare alla linearizzazione della DLL, questo tipo di cella permette la sovrapposizione dei funzionamenti in condizioni fast come dimostrano i risultati delle simulazioni riportati in tabella 4.9. Tali risultati sono anche riportati graficamente in figura 4.11 in funzione del numero di condensatori attivati dove l’unità di questi ultimi corrisponde a P0 e il carico G0 è considerato equivalente a otto di tali unità. Osservando tale figura si può apprezzare la linearità della caratteristica..

(26) Capitolo 4: Generazione del sincronismo dei campionatori. Config. 0p 0g 1p 0g 8p 0g 12p 0g 0p 1g 0p 2g 0p 4g 0p 8g 0p 16g 0p 32g 0p 63g 1p 63g 8p 63g 12p 63g. Tabella 4.9:. Tc 64,95 65,36 68,25 69,91 67,96 70,48 76,15 87,72 111 163,9 264,5 264,9 267,7 269,46. Fast Trise 70,18 70,62 73,68 75,42 73,32 76,45 82,65 95,12 120,3 164,5 253,1 254,7 257,1 259,36. Tfall 51,27 51,78 55,29 57,27 54,85 58,37 65,37 79,29 107,2 162 269,3 271,8 275,9 278,24. Tc 116,2 116,8 121,2 123,8 120,8 125,4 134,8 154,2 194,3 276,7 437,1 437,8 442,5 445,2. Typical Trise 111,9 112,5 116,5 118,8 116,5 121 129,8 147 180,3 245,9 376,6 377,1 381,3 383,7. Tfall 79 79,63 84,16 86,71 83,99 88,94 98,77 118,1 156,8 235 390,1 390,8 395,4 398. 99. Tc 218,6 219,6 226,2 230,1 226,2 233,9 249,4 281,2 346,5 476,1. Slow Trise 188,9 189,8 196 199,4 196,6 204 218,6 246,7 300,4 412,4 Non insegue Non insegue Non insegue Non insegue. Tfall 138,3 139,2 145,5 149,1 145,9 153,5 168,7 198,5 256,7 372. Risultati per carico formato da 12 condensatori piccoli e 63 grandi; larghezza del transistore nMOS dell’inverter pari a 45 µm.. Da notare che l’aggancio utile nel funzionamento a 40 Gb/s avviene per Ne pari a 11 e che il medesimo aggancio è disponibile anche nel funzionamento a 10 Gb/s in condizioni tipiche e slow. In linea teorica, quindi, facendo funzionare il ricevitore a 40 Gb/s in condizioni fast, a 10 Gb/s nelle altre condizioni e agganciando sempre la linea per Ne pari a 11, si possono sostituire le reti configurabili per l’acquisizione e il riordino dei campioni con delle reti più semplici essendo il valore di Ne fissato. In realtà, non essendo possibile l’aggancio per Ne pari a 11 in condizioni fast per bit rate di 10 Gb/s, non si ha più la sovrapposizione dei funzionamenti e, quindi, per determinate condizioni di lavoro il funzionamento del ricevitore non è garantito..

(27) Capitolo 4: Generazione del sincronismo dei campionatori. Tc fast Tc typ Tc slow. 500. Trise fast Trise typ Trise slow. 100. Tfall fast Tfall typ Tfall slow. 450. 400. 350. ps. 300. 250. 200. 150. 100. 50. 0 0. 100. 200. 300. 400. 500. 600. Numero di condensatori. Figura 4.11:. Tc, Trise e Tfall al variare delle condizioni di lavoro e in funzione del numero di condensatori inseriti.. A questo punto è bene ricordare che le condizioni sul Tfall sono state trovate andando a effettuare il campionamento nell’istante ideale. Rispettare tali condizioni, quindi, vuol dire ottenere almeno il campione centrale dei tre di cui abbiamo bisogno per ogni bit di ingresso ma non necessariamente tutti. Dai risultati delle simulazioni, che evidenziano un Tfall al limite del consentito, non sembra saggio l’utilizzo del ricevitore per la ricezione dei dati a 40 Gb/s a meno di accettare bassissime rese di produzione; non sembrano esserci problemi, invece, per il funzionamento a 10 Gb/s. In ogni caso, il raggiungimento dei 10 Gb/s utilizzando la tecnologia 0.35 µm CMOS appare un ottimo.

(28) Capitolo 4: Generazione del sincronismo dei campionatori. 101. risultato confrontando il dispositivo con quelli in letteratura realizzati col medesimo tipo di processo..

(29) Capitolo 4: Generazione del sincronismo dei campionatori. 102. Bibliografia. R:T R:T.

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