Sviluppo di rivelatori monolitici a pixel attivi e a strisce sottili per tracciatori di particelle cariche

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Sviluppo di rivelatori monolitici a pixel attivi e a strisce sottili per

tracciatori di particelle cariche

• Sviluppo tecnologia di base per tracciatore al silicio, sottile, per futuri esperimenti (NLC, Super Bfactory)

– Pixel attivi monolitici: ridotto materiale, no bump- bonding, costi ridotti (processi commerciali)

– Strip sottili: ridotto materiale, maggiore resistenza alla radiazione

• Unita’ di Ricerca:

– Pisa (coordinatore nazionale: Giorgi)

– Pavia, Bergamo, Trento, Trieste

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Linea Pixel Attivi Monolitici (MAPS)

Uso di tecnologia commerciale CMOS su substrato a bassa resistivita’: carica raccolta per diffusione su 10-20 m di silicio

MAPS realizzate da altri gruppi S/N >20, con elettrodi piccolissimi e fill factor ridotti (aspetti limitanti per applicazioni come tracciatori)

• PRIN 2003: realizzati singoli pixel attivi in tecnologia CMOS STMicrolectronics 0.13 m in tripla well:

– Parte dell’elettronica di readout del pixel sovrapposta all’elettrodo di raccolta: fill factor >90%

– Preamplificatore+shaper+discriminatore integrato sul singolo

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PRIN 2003

• Chip MAPS ricevuti 15/3/05 attualmente sotto test

• Strutture di test di processo in

arrivo

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Linea Pixel Attivi Monolitici (Pisa/PV/BG)

• PRIN 2005: Realizzazione di una matrice di pixel attivi CMOS con lettura interfacciabile ad un

sistema di trigger di livello 1 basato su memorie associative

– Simulazione 3D per ottimizzazione della geometria del pixel vs. posizione well non sensibili

– Realizzazione di una matrice di pixel con lettura

sequenziale, eventualmente sparsificata, con tecnologia ST 0.13 m

– Valutazione della tecnologia ottimale per la realizzazione di maps CMOS (sottomissione con IBM 0.13 m)

– Studio del danno da radiazione

– Realizzazione di un’architettura di lettura della matrice per trasferimento dati alle memorie associative

(sottomissione ST 0.13 m) e test per il riconoscimento di

semplici pattern per generare un segnale di trigger LV1

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Linea Strip Sottili (Trento/Trieste)

• Scopo principale e’ studiare il limite delle attuali tecnologie (sensori e elettronica di readout) per realizzare un rivelatore per tracciatura a strip sottili:

– Rivelatori (IRST) :

• su strato epitassiale (50-100 m) con

assottigliamento meccanico post processo

• Substrato alta resistivita’ con assottigliamento per attacco chimico locale (100 m ?)

– Elettronica di readout

• Specifiche molto stringenti: piccolo segnale (8000 e-) e capacita’ di carico elevate (50 pF)

• Valutazione di chip esistenti (Btev, VA)

• Studio dei limiti (noise, rad hardness) di nuove

tecnologie (CMOS 90 nm, BiCMOS SiGe)

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Risorse a Pisa

• Costo Totale progetto circa 650 k€

– Finanziamento per Pisa: 200 k€

– Cofinanziamento necessario: 60 k€

• Universita’ mette: 30 k€ + 15 k€ (=50% eccedenza)

• Cofinanziamento INFN 15 k€

• Personale

– Quasi tutto il gruppo BaBar+P. Giannetti, G. Punzi, A.

Annovi, A. Bardi

– Fabio Morsani: 4 mesi(2006) +4 mesi(2007)

• Design e layout dell’architettura di readout per matrice di pixel in collaborazione con PV e BG

– Richiesti contratti per ingegnere (design + layout) e

fisico (simulazione)

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Backup slides

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GRUPPO di PISA

• C.Angelini, G.Batignani, S.Bettarini, G.Calderini, M.Carpinelli, F.Forti,

M.A.Giorgi, A.Lusiani, G.Marchiori, N.Neri, E.Paoloni, M.Rama, G.Rizzo, J.Walsh.

• P.Giannetti, G.Punzi, A.Annovi, A. Bardi

• Fabio Morsani

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Linea Pixel Attivi Monolitici

• PRIN 2005: Realizzazione di una matrice di pixel attivi CMOS con lettura interfacciabile ad un sistema di trigger di livello 1 basato su memorie associative

– Simulazione 3D per ottimizzazione della geometria del pixel vs. posizione well non sensibili (Pisa)

– Realizzazione di una matrice di pixel con lettura sequenziale, eventualmente sparsificata, con tecnologia ST 0.13 um

• Pisa: design parte di lettura digitale, test con LED infrarosso e sorgente beta

– Valutazione della tecnologia ottimale per la realizzazione di maps CMOS

• Pisa: simulazione raccolta di carica con altre tecnologie(IBM, BiCMOS SiGe), layout strutture di test di processo per sottomissione maps con tecnologia IBM 0.13 um, test strutture e MPAS con LED e sorgente beta

– Studio del danno da radiazione

• Pisa: test di strutture e MAPS dopo irraggiamento

– Realizzazione di un’architettura di lettura della matrice di pixel per trasferimento dati alle memorie associative (ST 0.13 um)

• Pisa: design e layout parte di lettura digitale, interfaccia verso AM esistenti, test di un telescopio di MAPS (con laser) per ricostruire on-line traiettorie

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Attivita’ a Pisa per MAPS

• Ottimizzazione della cella pixel:

– Simulazione di varie geometrie e posizioni di pixel vs well con componenti attivi per

ottimizzare l’efficienza (disegno)

• Valutazione della tecnologia ottimale:

– Simulazione della raccolta di carica con diverse tecnologie tripla well (epi e non) – Design strutture di test di processo per

altre tecnologie (IBM)

– Test di MAPS e strutture di test

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NMOS

analog section (including input

device) +

collecting electrode

PMOS

analog section

PMOS digital section

NMOS digital section

Shaper input MIM cap.

Shaper feedbac

k MIM cap.

Pixel cell layout Pixel cell layout

NWELL

DEEP NWELL (electrode

area: 390

m²)

NWELL

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LAYOUT chip_structures ^Versione _1/12/04

MOSCAP DIODI

VAN DER

PAUW

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Attivita’ a Pisa per MAPS

• Collaborazione al design di un’architettura di readout per una matrice di pixel

• Realizzazione di readout sequenziale sparsificato adatto all’uso con memorie associative

Idea: su una matrice piccola (16x16) lettura sequenziale con uscita verso memoria associativa

MEMORIA ASSOCIATIVA

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