POLITECNICO DI MILANO
CENTRO PER LO SVILUPPO DEL POLO DI CREMONA Corso di Laurea Ingegneria INFORMATICA
LABORATORIO DI FONDAMENTI DI ELETTRONICA 2° Anno --- 1° Semestre
Esercitazione n° 4
Si consideri il contatore presettabile binario con doppio segnale di clock per il conteggio crescente e conteggio decrescente realizzato in tecnologia CMOS, sigla commerciale 40193B (CMOS/MOS Presettable Up/Down Counters Dual Clock with Reset).
Si desidera progettare, realizzare e verificare sperimentalmente il funzionamento di un divisore di frequenza per 7.
Si dispone altresì del circuito integrato CMO/MOS AND Gate 4073B che è costituito da tre porte AND a tre ingressi ciascuna (Triple 3 – Input And Gate - High Voltage Types 20 V Rating).
Ciò premesso, si desidera:
• determinare analiticamente, progettare e verificare sperimentalmente il funzionamento corretto del contatore come divisore di frequenza per 7, avendo a disposizione un segnale di clock di frequenza fCK = 500 Hz e VPP = 5 V duty cycle 50%;
• rilevare sperimentalmente, con lettura sull’oscilloscopio virtuale, il diagramma temporale (detto cronogramma) del segnale di clock correlato al segnale di uscita prelevato dal pin relativo allo stato di Q3;
VDD = 5 V J1
RESET
BORROW TCD
CARRY TCU
PRESET ENABLE J3
J4
J2
Q2 Q1
CLOCK DOWN CLOCK UP Q3
Q4
VSS
16 15 14 13 12 11 10 9 1
2 3 4 5 6 7 8
LA DIVISIONE DI FREQUENZA
Nelle applicazioni di elettronica digitale è abbastanza frequente la necessità di disporre di segnali squadrati periodici, ad esempio per la sincronizzazione di reti sequenziali; tali segnali si possono caratterizzare in primo luogo per il valore della frequenza e per il ciclo utile (duty cicle), definito come il rapporto tra la durata del livello alto e l’intero periodo.
La figura 1 illustra questa definizione.
TH = durata livello ALTO TL = durata livello BASSO TO = Periodo
fO = frequenza fO = 1/TO
ciclo utile:
Segnali di questo genere vengono prodotti con circuiti detti multivibratori astabili, o, nei casi in cui è richiesta una particolare stabilità della frequenza, con circuiti che sfruttano le proprietà di un oscillatore al quarzo. Spesso la frequenza generata da questi dispositivi risulta più elevata di quella occorrente per la rete digitale o per alcune sue parti, pertanto sorge la necessità di produrre, a partire da un segnale digitale periodico di elevata frequenza, un segnale dello stesso tipo, ma di frequenza più bassa; questa operazione viene chiamata divisione di frequenza ed i circuiti che la eseguono divisori di frequenza.
Un flip-flop T, il cui ingresso venga mantenuto costantemente ALTO ed a cui sia applicato un segnale di clock periodico, genera all’uscita Q un segnale digitale il cui periodo si completa ogni due impulsi di clock; in particolare, come evidenziato in figura 2, il livello all’uscita si mantiene BASSO per un intero periodo del clock e ALTO per tutto il successivo. Si conclude, dunque, che tale bistabile si presta bene ad essere impiegato come divisore per 2 della frequenza e genera, indipendentemente dal ciclo utile del segnale che lo pilota, un nuovo segnale con dc% = 50%;
anche questa seconda prestazione può essere importante in determinati casi pratici.
Estendere la funzione di divisore del flip-flop tipo T è banale: se si usa il segnale all’uscita Q come clock per un altro flip-flop identico, l’uscita di quest’ultimo dimezzerà la frequenza del proprio clock e, quindi, produrrà un segnale con frequenza pari a
¼ di quella del segnale di partenza; naturalmente anche il ciclo utile del nuovo segnale, così prodotto, sarà pari al 50%; se si prolunga la catena dei bistabili collegati in questo modo, si ottengono i segnali aventi “frequenze sottomultiple” di quella originaria, secondo le potenze di 2 (1/2, 1/4, 1/8, 1/16). Il dispositivo che si ottiene viene chiamato
“divisore di frequenza a propagazione” (ripple frequency divider) TH TL
TO
t
L H
H
T T
dc T
= +
%
t
t
t t
CK con ciclo utile basso
CK con ciclo utile elevato Segnale su Q con dc% = 50% basso
Segnale su Q con dc% = 50% basso
In ogni caso è TO = 2 TCK ed fO =(1/2) fCK
T Q
CK VCC
(figura – 2)
Divisore per un intero qualunque: Se si esamina il diagramma temporale di un divisore come quelli sopra discussi, si può osservare che esso presenta, nel suo complesso, un andamento di tipo ripetitivo; in particolare, dopo un numero di impulsi di clock pari al rapporto di divisione della frequenza (dopo 4 impulsi per un divisore per 4, 8 per un divisore per 8, 16 per un divisore per 16), tutti i flip-flop riprendono lo stato di partenza; inoltre si osserva che in questo intervallo di tempo nessuna combinazione di livelli di uscita compare più di una volta ed infine che l’uscita del flip flop più lontano dal segnale di ingresso cambia stato una sola volta per ciclo, esattamente a metà ciclo.
In base a queste osservazioni si può facilmente immaginare un metodo per ottenere divisori di frequenza per numeri diversi dalle potenze di 2. È sufficiente, per questo:
realizzare un divisore a propagazione, con un numero di bistabili tale da realizzare la divisione per la prima potenza di 2 al di sopra del rapporto di riduzione richiesto (ad es., per dividere la frequenza per 6 si realizza un divisore per 8, con tre flip-flop; per dividere per 10 o per 12 o per 15 si realizza un divisore per 16, con quattro flip-flop);
provocare, mediante i terminali asincroni di CLEAR l’azzeramento di tutti i bistabili dopo il numero prefissato di impulsi di clock; in questo modo, se si vuole dividere la frequenza base per N, l’uscita del flip-flop più lontano dal clock compirà un solo ciclo ogni N impulsi del clock, fornendo così la divisione di frequenza richiesta, come mostrato in figura 3a per il caso di una divisione per 6;
l’attivazione del CLEAR al momento opportuno si ottiene facilmente con una porta in grado di riconoscere la prima combinazione di uscita che si vuole eliminare dal ciclo del divisore.
Nell’esempio di figura 3, se non fosse intervenuto il Clear, dopo il sesto impulso di clock si avrebbe avuto la combinazione Q3 = 1, Q2 = 1, Q1 = 0, facilmente identificabile, per esempio, con una porta AND che realizzi la funzione Q3Q2Q1; è, quindi, sufficiente collegare l’uscita di tale porta ai terminali di Clear di tutti i flip-flop del divisore per ottenere il loro azzeramento ogni 6 impulsi di clock. Il circuito è mostrato nella figura 3b.
In figura 4b è mostrato lo schema di principio di un divisore di frequenza per 5 realizzato con i flip flop JK contenuti nell’integrato della serie 7473 realizzato in tecnologia TTL. Gli ingressi di J e K sono collegati a livello alto; le uscite Q sono collegate ai terminali di clock, mentre i terminali di CLEAR devono essere collegati ad una linea comune che sarà pilotata dalla porta che comanda l’azzeramento. Poiché i terminali di CLEAR, in questo caso sono attivi BASSO, sarà necessario l’utilizzo di una porta NAND. Per identificare i collegamenti degli ingressi di questa porta, conviene tracciare il cronogramma delle uscite tenendo presente che i flip-flop sono sincronizzati sul fronte di discesa (master-slave), come mostrato in figura 4a e in figura 4b.
Il cronogramma evidenzia che la prima combinazione da eliminare è Q3 = 1, Q2 = 0, Q1 = 1, perciò la porta dovrà ricevere agli ingressi le variabili Q3, Q2 e Q1. Lo schema circuitale complessivo è mostrato in figura 4b.
I circuiti divisori di frequenza per numeri diversi dalle potenze di 2 forniscono all’uscita un segnale con la frequenza richiesta, ma con un ciclo utile diverso dal 50%; per alcune applicazioni, invece, un tale ciclo utile può risultare necessario. Il raggiungimento di questo obiettivo è molto semplice in tutti i casi in cui il rapporto di divisione della frequenza richiesto è pari; in questi casi si realizza un divisore con rapporto dimezzato rispetto alla richiesta (ad esempio un divisore per 5 se il rapporto richiesto è 10), poi lo si fa seguire da un flip-flop singolo che realizza l’ulteriore divisione per 2 e porta il ciclo utile al 50%.
TABELLA OPERATIVA FUNZIONALE PHILIPS – HEF 40193B
4 – Bit Synchronous Up/Down Binary Counter
(CMOS/MOS Presettable Up/Down Counters Dual Clock with Reset)
Piedinatura dell’integrato HEF 40193B
Schema di principio dei collegamenti necessari per l’utilizzo dell’integrato HEF 40193B
come divisore di frequenza per 7.
Clock
UP Clock
DOWN
PRESET
ENABLE RESET AZIONE
1 1 0 Count UP
1 1 0 No Count
1 1 0 Count DOWN
1 1 0 No Count
X X 0 0 PRESET
X X X 1 RESET
VDD
J1 RESET
BORROW TCD
CARRY TCU
PRESET ENABLE J3
J4
J2
Q2 Q1
CLOCK DOWN CLOCK UP Q3
Q4
VSS
16 15 14 13 12 11 10 9 1
2 3 4 5 6 7 8
VDD
Q2 Q1
CLOCK UP Q3
Q4
16 15 14 13 12 11 10 9 1
2 3 4 5 6 7 8
Reset
Q1 Q2 Q3
