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INTRODUZIONE
Lo spazio è un ambiente particolarmente sfavorevole per i dispositivi elettronici. La componentistica elettronica è, infatti, sottoposta a problematiche di vario genere, come l'esposizione ad una massiccia dose di radiazioni dovute a ioni pesanti, raggi alfa e gamma (ed in genere ogni altro tipo di radiazione ionizzante) e condizioni critiche di temperatura e stress meccanici, che generalmente sono aggravate dall’impossibilità di porre fisicamente rimedio ai guasti. Finora, la risposta a tali esigenze è stata quella di utilizzare componenti che singolarmente non fossero soggetti a malfunzionamenti nell’ambiente spaziale, in modo da garantire il funzionamento del sistema, entro stringenti valori di tollerabilità.
Questo approccio, in ogni caso, comporta due grandi limiti: l'elevato costo della componentistica, legato alla realizzazione in massima parte di ASIC per un numero limitato di pezzi e l’impossibilità di avere componenti con prestazioni allo stato dell’arte, in quanto spesso le esigenze di affidabilità impongono l’uso di tecnologie di precedente generazione. In passato, le missioni spaziali erano rivolte soprattutto al mondo della ricerca e, dal momento che un satellite scientifico può essere considerato, nella maggioranza dei casi, un pezzo unico, il costo di progettazione era sicuramente preponderante rispetto ai costi richiesti da realizzazioni dedicate di sistemi specifici.
Attualmente, invece, le applicazioni spaziali rivolte alle telecomunicazioni e al telerilevamento stanno cambiando gli scenari di riferimento. I satelliti commerciali devono spesso essere replicati in gran numero e quindi il costo ricorrente diventa adesso preponderante; inoltre, oggigiorno, è sempre più sentita la necessità di avere a bordo memorie di grandi capacità ad alte prestazioni.
Tutte queste considerazioni stanno facendo emergere una nuova tendenza: quella, cioè, dell'utilizzo, appena possibile, di componenti commerciali, COTS -Commercial Of The Shelf-, inseriti in sistemi ridondati ed opportunamente controllati da componentistica qualificata per lo spazio. In questo caso le garanzie di affidabilità e di tolleranza ai guasti vengono affrontate e risolte a livello di sistema e non più a livello di singolo componente con soluzioni specifiche.
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Un caso tipico che illustra la logica progettuale enunciata è quello analizzato e sviluppato nel presente lavoro di tesi: la protezione di memorie SRAM\SDRAM\FLASH al livello di sistema. L’esigenza di trattare con memorie aventi capacità dell’ordine del Gigabyte, con tempi di accesso allo stato dell’arte e con vincoli di peso e consumo tipici di un sistema spaziale, sconsigliano l’impiego di chip di memoria spazializzati, che offrono prestazioni ridotte a costi elevati. Il problema viene quindi affrontato utilizzando memorie commerciali inserite in moduli gestiti da sistemi a correzione di errore, progettati considerando innanzitutto il comportamento dei COTS nell’ambiente spaziale e valutando, in termini statistici, il tipo e l’entità della ridondanza necessaria a mantenere una fault tolerance sopra i livelli richiesti dall'applicazione per l'intera durata della missione spaziale.
Questo lavoro di tesi propone l'implementazione di un modulo EDAC (Error Detecting and Correcting) costituito da un codificatore ed un decodificatore relativi ad un particolare codice a correzione d'errore, il DSCC - Difference-Set Cyclic Code -, atti al meccanismo di protezione dei dati in una memoria commerciale in ambiente spaziale.
Nel Capitolo 1 verranno descritte le principali problematiche riguardanti i componenti elettronici in ambiente spaziale, soffermandosi sulle cause delle radiazioni ionizzanti impattanti gli spacecraft (eventi solari, raggi cosmici e fasce di Van Allen) e sugli effetti nei dispositivi microelettronici (SEE - Single Event Effects -); in particolare SEU (Single-Event Upset) e SEL (Single Event Latchup) nelle diverse tecnologie di memorie a semiconduttore (SRAM, DRAM, FLASH).
Nel Capitolo 2 verranno elencati i diversi codici a correzione d'errore (ECC - Error Correcting Code -), suddivisi in codici a blocchi, block codes, e convoluzionali. Per ognuno se ne presenterà la teoria che ne è alla base e le sue applicazioni reali.
Nel Capitolo 3 verranno fornite le motivazioni che hanno portato alla scelta di un particolare codice ciclico (DSCC -Difference-Set Cyclic Code-) e le specifiche soluzioni implementative dell'encoding/decoding, analizzando, in particolare, i vantaggi offerti dalla soluzione implementata per il decoder, detta MLDD (algoritmo di decodifica molto più veloce della soluzione accademica con una minima complessità aggiuntiva).
Nel Capitolo 4 verranno descritte le implementazioni HDL dell'encoder e decoder nella loro versione seriale e parallela, commentando i codici VHDL dei core e dei relativi
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testbench. In questo capitolo, inoltre, verranno mostrate le temporizzazioni degli encoder
(seriale e parallelo) e dei decoder (seriale e parallelo) quali esiti delle simulazioni funzionali fornite dal software ModelSim (DE ver. 6.5e).
Nel Capitolo 5 verranno mostrati i risultati della sintesi, tramite software Synplify Pro (C-2009.06 SP1), in termini di velocità ed area occupata per diverse tecnologie (Actel Axcelerator\ProASIC3, Altera Cyclone\Stratix, Xilinx Spartan\Virtex). Inoltre, al fine di valutare le prestazioni dei moduli sviluppati, le versioni parallele di encoder e decoder DSCC verranno confrontate con una soluzione di codifica\decodifica Reed Solomon allo stato dell'arte, esponendo i vantaggi (soprattutto in termini di riduzione della latenza media nel processo di decodifica) della soluzione implementata in questo lavoro di tesi.
