Architettura del sistema TDAQ

Il sistema di trigger e acquisizione dati usato per la maggior parte dei rivela- tori si basa sulla valutazione del tempo dei segnali provenienti dai rivelatori, e sull’implementazione di algoritmi di coincidenza. I blocchi principali sono un TDC ad elevata risoluzione HPTDC sviluppato al CERN [21] (High Perfor-

mance Time to Digital Converter ) e la scheda di acquisizione dati chiamata TELL1, sviluppata dall’EPFL di Losanna per l’esperimento LHCb; il primo `e un circuito integrato atto ad indentificare il tempo dei segnali dei vari canali dei rivelatori, il secondo contiene delle FPGA in cui possono essere imple- mentati degli algoritmi di trigger, e delle memorie per il buffer temporaneo dei dati. Un componente completamente costruito e sviluppato per questa applicazione `e invece la TDCB, contenente quattro HPTDC, che viene mon- tata alla TELL1 (fino a un numero di quattro per TELL1).

L’obiettivo `e di raggiungere risoluzioni temporali dell’ordine di 100ps a un rate di O (10 MHz), ma anche un’ottima risoluzione temporale online `e im- portante per il trigger.

HPTDC

Figura 2.16: Schema a blocchi di un HPTDC, con le sue principali funzionalit`a

L’HPTDC (schema in figura 2.16) `e un convertitore di una misura di tempo in un segnale digitale, progettato al CERN in tecnologia CMOS, che pu`o determinare il tempo dei fronti di salita e discesa di segnali su 32 ingressi LVDS.

Il tempo del segnale `e codificato da 16 bit: 11 identificano il tempo dato da un determinato contatore, 5 invece riguardano il tempo fine, ottenuto da una DLL (Delay Locked Loop). Entrambi i contatori sono guidati da un clock

con frequenza dipendente dalla risoluzione imposta: bassa risoluzione (800 ps, 𝑓 = 40MHz), media risoluzione (200 ps, 𝑓 = 160MHz), alta risoluzione (100 ps, 𝑓 = 320MHz), altissima risoluzione (25 ps, 𝑓 = 320MHz). In questo caso l’HPTDC `e utilizzato nella modalit`a ad alta risoluzione.

Ogni canale di input dell’HPTDC ha 4 buffers: quando `e rilevato un segnale sul canale, il tempo (fine e coarse) `e memorizzato nel primo buffer disponi- bile. Un ulteriore buffer L1 `e condiviso tra 8 diversi canali: i buffers dei singoli canali sono analizzati ciclicamente e, se non vuoti, l’output della DLL viene compresso (da 32 a 5 bit), viene aggiunto un identificatore del canale, e avviene il trasferimento al buffer L1. Infine 4 buffer L1 condividono una memoria FIFO (First In First Out ) di readout : similmente a quanto accade con i singoli buffers dei canali, i buffers L1 sono controllati ciclicamente e il loro contenuto viene trasferito alla FIFO. Questa pu`o essere letta paral- lelamente o serialmente, con dati in formato di parole da 32 bits; in questo esperimento, viene utilizzata la lettura parallela a una frequenza di 40 MHz, con un protocollo di handshake.

TELL1

La TELL1 [22] `e impiegata per l’acquisizione dei dati, ed `e stata sviluppata secondo lo standard VME 9U dall’EPFL di Losanna per l’esperimento LHCb al CERN, con funzione di readout di dati dall’elettronica di front-end per di- versi rivelatori.

In figura 2.17 si pu`o osservare un diagramma a blocchi della TELL1. Sono presenti 4 FPGA Altera Stratix II (indicate come “PP FPGA”), che si pos- sono interfacciare a un massimo di 4 schede figlie, e 4 memorie buffer (DDR SDRAM) da 4 × 3 × 256 Mbit, una per ogni PP FPGA, usate per la memo- rizzazzione di dati sulla TELL1 in attesa di un segnale di trigger L0 (vedi 2.10.4) ricevuto attraverso una fibra ottica dal sistema TTC (Timing and Trigger Control ), che fornisce anche il clock.

Una quinta FPGA Altera Stratix II (SYNCLINK FPGA) legge e sincronizza i dati delle PP FPGA, opera un pre-processamento, immagazzina i dati in una memoria (QDR SDRAM) da 1MB che funge da buffer nel caso di ele- vato rate di trigger, e infine invia in uscita i dati attraverso 4 link Gigabit Ethernet montate su un’altra scheda figlia.

La CC-PC (Credit-Card PC ) controlla ed inizializza tutti i dispositivi della TELL1, attraverso una porta parallela, 3 porte JTAG, 4 porte I2C. Il se- gnale di trigger `e ricevuto codificato come un impulso mancante nel clock a 40 MHz, nel modulo TTCRX, dove i segnali di trigger e il clock sono separati: una QPLL filtra il clock ricostruito e garantisce il jitter richiesto.

Figura 2.17: Schema dell’architettura della TELL1

Un CD (Configuration Device) `e adibito a scrivere il firmware sulle PP FPGAs e sulla SYNCLINK FPGA, su richiesta proveniente dal CC-PC.

TDCB

Per soddisfare le necessarie condizioni di risoluzione temporale ad elevato rate degli eventi, `e stata sviluppata una scheda (circuito stampato a 10 strati) [23] per la TELL1, in grado di fornire 128 canali TDC con risoluzione di 100ps per canale.

Ogni scheda TDCB contiene 4 chips HPTDC controllati da una FPGA Altera Stratix II (che in futuro verr`a sostituita da una Cyclone III), usata per il pre-processamento e per il monitoring, e con una memoria SRAM da 2MB, usata ad esempio per il riordinamento dei dati. In figura 2.18 `e rappresentata l’architettura di una TDCB.

L’FPGA all’interno della TCDB pu`o inoltre configurare gli HPTDCs at- traverso una porta JTAG dedicata: la comunicazione della TELL1 con la TDCB avviene attraverso un bus parallelo a 128 bit, e inoltre tramite I2C e JTAG; i registri della FPGA vengono letti e scritti via I2C dal CC-PC; il master JTAG `e nel firmware delle FPGA, e configura i TDC secondo i dati

Figura 2.18: Schema dell’architettura della TDCB

ricevuti via I2C e scritti nei registri.

Su entrambi i lati della scheda sono presenti dei connettori miniaturizzati (2 connettori da 16 canali per TDC), per la connessione dei 128 canali LVDS provenienti dall’elettronica di front-end dei vari rivelatori.

Un’attenzione particolare `e stata data alla stabilit`a del clock, indispensabile per il corretto funzionamento delle FPGA e per la comunicazione con le FP- GA della TELL1: il clock a 40 MHz proveniente dalla TELL1 `e filtrato e stabilizzato dalla PLL (la PLL `e un circuito elettrico che permette di creare un segnale la cui fase ha una relazione fissa con quella di un segnale di riferi- mento) della Stratix II e da un chip di PLL controllato da un quarzo esterno (QPLL); dopo un adeguato filtraggio del rumore residuo dai convertitori DC- DC, dei test hanno mostrato che il livello del jitter `e inferiore a 20ps. Nella versione 2 utilizzata, l’elettronica di front-end del rivelatore `e connessa alle TDCB utilizzando otto cavi contenenti ciascuno 16 coppie twisted pair individualmente schermate per i segnali. Ad esempio, nel caso del RICH (vedi capitolo 3), i segnali dai fotomoltiplicatori vengono inviati in un NINO ASIC [24], chip amplificatore e discriminatore; da qui con dei cavi a 24 canali ai patch-panel, e infine con i cavi suddetti all’ingresso della TDCB.

Sulla TELL1 si possono montare fino a 4 TDCB, ottenendo un sistema di acquisizione compatto da 512 canali (vedi figura 2.19). Inoltre, nel caso i rivelatori necessitino di pi`u di una TELL1 per il readout, solo per il trigger si

prevede di modificare il firmware per poter collegare due o pi`u TELL1 a for- mare una catena, utilizzando le Gigabit dedicate per inoltrare l’informazione di trigger.

Figura 2.19: La TELL1 con le 4 TDCB