Il campionamento e la digitalizzazione dei segnali

Il convertitore analogico-digitale funge da collegamento tra il mondo analogico e quello digitale e spesso rappresenta il collo di bottiglia per le prestazioni dei sistemi di elaborazione dei segnali. Negli anni sono state sviluppate diverse architetture ADC e lo stato dell’arte soprattutto per quanto riguarda la risoluzione e la velocità di campionamento migliora d’anno in anno. Negli strumenti di misura di raggi X multicanale, dove, come accennato prima, l’elettronica di conversione è installata vicino al detector in ambienti spesso problematici (camere a vuoto, satelliti nello spazio), è molto importante la compattezza e il consumo ridotto di ogni componente elettronico, inclusi gli ADC. Bisogna dunque scendere a compromessi tra il consumo e le prestazioni, limitando le ultime a quanto è realmente necessario per le caratteristiche del dato sistema,

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tenendo conto sia delle proprietà del segnale analogico in ingresso (dettate dal formatore) sia dell’implementazione delle successive elaborazioni digitali.

L’accuratezza di un convertitore analogico-digitale è descritta in termini statici e dinamici. Per quanto riguarda le applicazioni trattate in questa tesi le caratteristiche principali delle quali tener conto sono:

• La larghezza della banda analogica: questa è delimitata dalla frequenza per la quale l’ampiezza di una sinusoide in ingresso alla data frequenza viene ridotta di 3 dB.

• Il numero di bit effettivo (ENOB): questo rappresenta il rapporto tra la potenza del segnale utile e quella del rumore incluse le distorsioni, e viene espresso in bit utili.

• La frequenza di campionamento massima: questa è data dalla velocità di codifica massima per il quale l’ADC è certificato.

Per le applicazioni nelle quali il consumo e l’ingombro sono molto critici si tende generalmente a progettare gli ADC sotto forma di ASIC, il che prevede lunghi tempi di sviluppo e test. Fortunatamente ciò non è necessario per i due sistemi qui descritti, dove i requisiti progettuali sono più rilassati, ma pur sempre abbastanza vincolanti. In particolare per lo spazio ridotto nella camera sperimentale di TwinMic è necessario che l’integrato di conversione disponga di 8 ingressi analogici (uno per ogni pixel del SDD) in quanto non c’è spazio a sufficienza per sistemare sulla PCB di back-end 8 integrati singoli. Anche il consumo dell’integrato deve essere contenuto in quanto esso verrà posizionato in vuoto dove la dissipazione termica è piuttosto complicata.

Nei primi test con il rivelatore trapezoidale da 28 pixel [1], nei quali il read-out è stato affidato a due ASIC multicanale [2] con un multiplexer integrato, il campionamento e la digitalizzazione venivano effettuati da due ADC LTC2208 da 16 bit, in grado di campionare a 130 MSPS (mega samples per second). Le caratteristiche dei due ADC erano in questo caso abbondantemente sovrastimate il che era dettato dal fatto che si trattava per l’appunto di test esplorativi, nei quali le caratteristiche dei segnali in ingresso non erano ancora del tutto note. Inoltre la presenza di due soli ADC permetteva di rilassare le specifiche legate al loro consumo. L’elettronica di back-end è stata poi mantenuta durante i test del secondo prototipo del rivelatore trapezoidale (descritto nel

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quarto capitolo), stavolta collegato a 8 ASIC di preamplificazione separati. In questo caso gli 8 segnali analogici venivano campionati da due soli ADC utilizzando due multiplexer da 4 canali. Ciò ha degradato fortemente la risoluzione energetica del sistema in quanto i multiplexer introducevano rumore e oscillazioni considerevoli quando utilizzati ad alte frequenze di switching [3]. Questi fatti hanno portato alla riprogettazione del back-end e con esso anche la sezione dedicata al campionamento del segnale.

Per permettere un adeguato filtraggio digitale è stato stimato che la quantizzazione dell’ADC deve garantire una risoluzione di almeno 12 eV sugli impulsi in uscita dallo shaper e la loro salita deve essere campionata su almeno 10 punti. Considerando il caso più critico, rappresentato dalle specifiche del sistema per XAFS, nel quale lo shaper analogico ha un peaking time di 0.3 µs e l’impulso massimo corrisponde ad un fotone con l’energia pari a 27 keV, la frequenza di campionamento minima risulta in 33 MSPS, mentre la risoluzione necessaria è di 2250 punti, ottenibile con una quantizzazione da 12 bit (11.1 bit effettivi).

Esaminate le specifiche, la scelta dell’ADC è caduta su un integrato della Texas Instruments, l’ADS5270. Si tratta di un convertitore analogico-digitale a 8 canali in grado di campionare a 40 MSPS con una risoluzione di 12 bit su un range d’ingresso di 2 V. Il chip ha dimensioni abbastanza contenute (14 x 14 mm2) e garantisce una potenza totale dissipata piuttosto ridotta (888 mW). La banda analogica d’ingresso è molto ampia (300 MHz) e l’ENOB dichiarato è 11.3 bit [4]. Il funzionamento dell’ADS5270 si basa sull’architettura a pipeline con una latenza dei dati in uscita di 6.5 cicli di clock.

Gli otto ingressi analogici dei quali dispone l’ADS5270 sono differenziali, centrati attorno alla tensione di modo comune VCM da 1.45 V fornita al front-end (più precisamente all’ultimo stadio dello shaper che si occupa della differenziazione del segnale analogico, descritto nel precedente capitolo) tramite un pin dell’ADC. I dati digitali in uscita vengono serializzati canale per canale e spediti all’FPGA seguendo lo standard LVDS a una frequenza di 240 MHz in DDR (double data rate: i dati vengono campionati sia sul fronte di salita che sul fronte di discesa del clock) su 8 linee dati differenziali.

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Figura 5.3: Rappresentazione schematica del ADS5270 [4].

L’ADC della Texas Instruments offre diverse modalità di funzionamento; tramite un’interfaccia SPI è possibile ad esempio impostare la corrente sui buffer LVDS, generare pattern noti sulle linee in uscita per sincronizzare la ricezione, spegnere uno o più canali dell’ADC per risparmiare sul consumo dell’integrato e impostare varie altre funzionalità utili. L’interfaccia SPI viene gestita dall’FPGA presente sulla PCB di back-end, la quale fornisce all’ADC anche il clock di campionamento a 40 MHz.

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5.2 L’FPGA e il firmware

Già dalle caratteristiche dell’ADC descritto nella sezione precedente è intuibile che per il controllo dell'acquisizione, conversione, elaborazione e trasmissione dei dati è necessaria una logica digitale veloce, programmabile, ma soprattutto in grado di gestire processi in modo completamente parallelo (si pensi ad esempio alla gestione di 8 linee dati a 240 MHz in DDR). Quest'ultima necessità ha portato a scartare i microcontrollori e i DSP in favore di un'FPGA.

L'FPGA, abbreviazione di Field Programmable Gate Array, è un circuito integrato digitale composto principalmente da porte logiche collegate da interconnessioni programmabili in modo da ottenere le funzioni logiche volute. In questo modo si può costruire all'interno di un'FPGA circuiti logici completamente indipendenti tra loro, in grado di eseguire istruzioni in modo parallelo senza conflitti. Le FPGA sono in gran parte prodotte da due aziende, la Xilinx e l'Altera, che insieme alla Microsemi coprono oltre l'80% del mercato e offrono svariati modelli di FPGA in grado di soddisfare anche le specifiche più spinte.