Layout del circuito di interfaccia

Il circuito di interfaccia, come detto, può essere suddiviso in tre blocchi funzionali: (1) generatore di PWM; (2) generatore di rampa; (3) generatore di corrente. In questo lavoro di tesi è stato realizzato il layout di tutti e tre i blocchi sopra citati. In particolare, nel layout del generatore di PWM abbiamo incluso anche il blocco T che fa parte della parte diagnostica del sistema finale. Questo perché il layout dei buffer diagnostici è già stato realizzato in tesi precedenti. Lo stesso vale anche per il generatore di clock a due fasi non sovrapposte. Con un clock p e un sensore capacitivo (esterni o integrati sul chip del circuito di interfaccia) il sistema finale di Fig. 4.4 può dirsi completato. In un prossimo lavoro di tesi si tratterà di collegare i vari blocchi funzionali in accordo allo schema di Fig. 4.4.

Lo schema a blocchi del layout relativo a generatore di PWM e blocco T è di seguito riportato (Fig. 4.19):

La realizzazione dello schema di Fig. 4.19 è mostrata in Fig. 4.20:

Fig. 4.20 Core e blocco T: layout.

Lo schema a blocchi del layout del generatore di rampa è riportato in Fig. 4.21:

Fig. 4.21 Generatore di rampa: schema a blocchi del layout.

Il disegno dello schema di Fig. 4.21 è presentato in Fig. 4.22:

Lo schema a blocchi del layout relativo al generatore di corrente è di seguito riportato (Fig. 4.23):

Fig. 4.23 Generatore di corrente: schema a blocchi del layout.

La realizzazione dello schema di Fig. 4.23 è raffigurata in Fig. 4.24:

Conclusioni

In questo lavoro di tesi è stato progettato un circuito di interfaccia per la lettura di sensori capacitivi che utilizza dispositivi CMOS 0.32µm/3.3V del processo BCD6S della STMicroelectronics.

Il circuito proposto produce una sequenza di impulsi periodici, dove la durata dell’impulso risulta proporzionale ad una differenza di capacità. L’interfaccia realizzata è caratterizzata da: (1) ridotto consumo di potenza; (2) modesta sensibilità alla temperatura; (3) basso rumore. Essa è stata dotata di circuiti di polarizzazione e reti di calibratura per poterla adattare a diverse condizioni operative. Inoltre, è stata aggiunta una parte diagnostica, interamente integrata sul chip, con l’intento di studiare e ottimizzare il circuito una volta che questo tornerà dalla fonderia.

Il sistema finale è stato simulato in ambiente CADENCE utilizzando il simulatore elettrico ELDO della Mentor Graphics. Successivamente, sempre in ambiente CADENCE, ne è stato disegnato il layout.

I risultati delle simulazioni hanno riscontrato che: (1) la durata degli impulsi di uscita varia linearmente con il segnale capacitivo ∆C per valori di quest’ultimo compresi tra 50 e 250fF; (2) il consumo di potenza del sistema (esclusi la parte diagnostica e le reti di calibratura) è circa 60µW; (3) il sistema è stabile al variare della temperatura. Nell’intervallo (0 ÷ 100)°C, il coefficiente di temperatura (TC) è, nel caso peggiore, di 60ppm/°C.

Le componenti di rumore risultano fortemente attenuate grazie all’impiego di due modulatori chopper e all’azione di filtraggio passa- basso del circuito. Per verificare ciò, abbiamo eseguito un’analisi in

transitorio in presenza di fonti di rumore per frequenze comprese tra 0 e 10MHz. Questa ci ha permesso di stimare il jitter che incide sugli impulsi di uscita. Abbiamo calcolato numericamente la deviazione standard di 180 impulsi successivi, ottenendo σ_τ = 1%.

Infine, abbiamo valutato l’incidenza delle variazioni di processo e dell’errore residuo di matching sulle prestazioni del circuito. Fissata ∆C, abbiamo eseguito una analisi Monte Carlo in transitorio: la deviazione standard dell’impulso determinata, στ = 6.67%, dimostra l’effettiva realizzabilità del sistema.

In futuro si dovrà procedere, a livello di layout, all’assemblaggio dei blocchi funzionali che costituiscono l’intero sistema.

Sviluppi futuri riguarderanno l’integrazione, sullo stesso chip del circuito proposto, di un generatore di clock p, di un’interfaccia seriale per l’assegnazione dei bit di calibratura e di un sensore fittizio da utilizzare per il test del circuito.

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