In base ai risultati ricavati dalla lettura dei diversi articoli presenti in letteratura, ci è sembrato particolarmente interessante passare ad analizzare la famiglia logica Sub-DTMOS perché sembra possedere i requisiti necessari per la realizzazione del nostro progetto.
Prima di cominciare, però, ci preme evidenziare un fatto molto importante sul quale si è sorvolato nei testi presi in considerazione. Da un punto di vista realizzativo, un transistore DTMOS si ottiene collegando direttamente il terminale di gate con quello di bulk rendendo difficoltoso il dimensionamento del sistema. Infatti, è interessante notare che la tensione di ingresso tende a polarizzare direttamente le giunzioni source-substrato e drain-substrato. Se questo accadesse, si otterrebbe un incremento eccessivo della corrente e quindi della potenza dissipata. Ecco perché, nello studio che seguirà, la tensione di alimentazione verrà variata in un range di valori che va da 0.2 V a 0.4 V.
Infine, sempre a causa del collegamento diretto tra il terminale di gate e quello di bulk, in fase realizzativa sarebbe obbligatorio utilizzare una tecnologia tripla well in modo da permettere diverse tensioni di substrato per ciascun dispositivo.
Passiamo quindi ad effettuare una analisi più dettagliata della famiglia logica Sub-DTMOS.
Secondo quanto è stato affermato nei diversi articoli presi in considerazione, il collegamento diretto tra il terminale di gate e quello di bulk comporta un incremento della corrente di pilotaggio determinando un miglioramento delle prestazioni in termini di velocità di commutazione.
Per capire quale sia la massima frequenza con cui è possibile pilotare una porta sintetizzata in logica Sub-DTMOS, partiamo con l’analizzare un circuito realizzato ponendo in cascata quattro INVERTER come viene riportato in figura 2.9
Figura 2.9 Catena di quattro inverter realizzati con la logica Sub-DTMOS
Il sistema è stato pilotato con un generatore di segnale ad onda quadra la cui ampiezza picco-picco è stata posta uguale alla massima dinamica. La frequenza invece è stata fatta variare fino a che le forme d’onda di uscita dai quattro INVERTER non rispettavano più i limiti imposti nel paragrafo 2.1.
0.4 4 E+05 2 E+04 1 E+03 0.3 0.2 Frequenza (Hz) Ten s io ne di al im ent a zi on e ( V )
Figura 2.10 Range di frequenze (Hz) con cui è possibile pilotare un inverter realizzato con la
logica Sub-DTMOS al variare della tensione di alimentazione (V) e indipendentemente dalle dimensioni del canale dei transistori
Come per la logica Sub-CMOS, anche in questo caso abbiamo ottenuto un andamento costante della frequenza al variare della dimensioni del canale dei transistori. Come ci aspettavamo, infatti, incrementando la larghezza di canale, otteniamo sia un aumento della corrente di pilotaggio che della capacità di ingresso delle singole porte al punto che la velocità di commutazione resta costante.
Per confermare quanto appena affermato abbiamo realizzato un’ulteriore analisi nella quale è stato utilizzato un sistema costituito da un singolo INVERTER la cui uscita è stata chiusa su una capacità di valore pari a 2 fF ( figura 2.11 )
OUT 0 V2 V1 C1 2f Q2 MODN Q1 MODP
Figura 2.11 Inverter realizzato con la logica Sub-DTMOS la cui uscita è chiusa su una capacità
di valore 2 fF
Il sistema è stato pilotato con un generatore di segnale ad onda quadra di cui è stata fatta variare la frequenza, mentre il valore dell’ampiezza picco-picco è stata posta pari a 0.4 V.
Per evidenziare quanto è emerso dalla precedente analisi riportiamo in figura 2.12 l’andamento del periodo minimo di oscillazione in funzione della larghezza del canale del transistore.
0 10 20 30 40 50 0 1 2 3 4 5 Peri od o Wn
Figura 2.12 Andamento del periodo minimo (µs) di funzionamento in funzione della larghezza
di canale (µm)
Come possiamo notare dall’analisi di questo grafico, abbiamo ottenuto un andamento crescente della massima frequenza di funzionamento con l’incremento della larghezza del canale. Quindi se aumentiamo le dimensioni dei dispositivi che compongono il sistema di figura 2.9 non possiamo ottenere una variazione della frequenza di pilotaggio perché la capacità di ingresso e la corrente di pilotaggio delle singole porte variano della stessa ragione.
Prima di proseguire facciamo un passo indietro e soffermiamoci sui risultati riportati in figura 2.10. In questo caso possiamo notare che per nessun valore della tensione di alimentazione otteniamo una frequenza di pilotaggio pari a 1 MHz come avveniva nel caso della logica Sub-CMOS. In base a queste ultime considerazioni e non dimenticandoci dei grafici riportati nell’articolo [4] dove gli autori hanno inserito risultati del tutto opposti, abbiamo deciso di effettuare un nuovo tipo di analisi per capire il motivo di tale discordanza.
Per questo motivo abbiamo deciso di utilizzare un sistema RING OSCILLATOR realizzato ponendo in cascata tre INVERTER sintetizzati prima in logica Sub-DTMOS e in un secondo tempo in Sub-CMOS. Per una migliore comprensione del circuito utilizzato riportiamo in figura 2.13 un disegno esplicativo
Figura 2.13 Ring oscillator realizzato ponendo in cascata 3 INVERTER
Tale sistema è stato dimensionato in modo che le singole porte presentassero un FAN OUT pari a 4. Per ottenere ciò, ricordiamo che nel caso della logica Sub- DTMOS, le larghezze di canale dei transistori n e p devono assumere rispettivamente il valore di 11,2 µm e 33,6 µm.
Quindi, al variare della tensione di alimentazione, abbiamo calcolato il tempo di ritardo di commutazione ( figura 2.14 ) e la potenza dissipata ( figura 2.15 ).
0,2 0,3 0,4 0,5 0,6 0,7 10-2 10-1 100 101 102 103 104 D e la y (us) Tensione di alimentazione (V) Sub-CMOS Sub-DTMOS
Figura 2.14 Ritardo di commutazione al variare della tensione di alimentazione per sistemi ring
0,2 0,3 0,4 0,5 0,6 0,7 10-4 10-3 10-2 10-1 100 101 102 103 104 P o ten z a dis s ipa ta (nW ) Tensione di alimentazione (V) Sub-CMOS Sub-DTMOS
Figura 2.15 Potenza dissipata, al variare della tensione di alimentazione da un sistema ring
oscillator realizzato con 3 INVERTER sintetizzati sia in logica Sub-DTMOS e Sub-CMOS
Per concludere l’analisi abbiamo realizzato un ulteriore grafico con il quale abbiamo rappresentato il PDP (Power-Delay-Product) per i sistemi ring oscillator precedentemente considerati. I risultati ottenuti sono riportati in figura 2.16, mentre in figura 2.17 riportiamo nuovamente il grafico presente nell’articolo [4].
0,2 0,3 0,4 0,5 0,6 0,7 100 101 102 103 PD P ( fJ ) Tensione di alimentazione (V) Sub-CMOS Sub-DTMOS
Figura 2.16 Power-Delay-Product per sistemi ring oscillator al variare della tensione di
alimentazione realizzati in logica Sub-CMOS e Sub-DTMOS
Figura 2.17 PDP in un inverter di un ring oscillator in funzione della tensione di alimentazione
Possiamo notare la notevole discrepanza tra i risultati riportati in figura 2.16 e quelli nel grafico 2.17 che mettono in evidenza le peggiori prestazioni che otterremmo se decidessimo di progettare la libreria Standard Cell in logica Sub-DTMOS invece che in Sub-CMOS.
Per completare l’analisi della logica Sub-DTMOS, abbiamo deciso di mettere in evidenza un’ulteriore caratteristica di questa famiglia. Per questo motivo, abbiamo eseguito un altro studio sul circuito di figura 2.9 con il quale mostriamo l’indipendenza della potenza dissipata dalla frequenza di lavoro. Dopo aver fissato la tensione di alimentazione a 0.4 V, abbiamo pilotato il sistema con un generatore di segnale ad onda quadra di cui abbiamo fissato l’ampiezza della tensione picco-picco ponendola uguale alla massima dinamica consentita. La frequenza invece è stata fatta variare tra 10 KHz e 200 KHz ed abbiamo riportato i risultati in figura 2.18 1000 10000 100000 17,02 17,04 17,06 17,08 17,10 17,12 17,14 17,16 17,18 Potenz a di ssi p a ta (nW ) f (Hz)
Figura 2.18 Potenza dissipata da un inverter realizzato in Sub-DTMOS al variare della
Come precedentemente affermato, abbiamo ottenuto in figura 2.18 l’indipendenza della potenza dissipata dalla frequenza di lavoro. Tale andamento può essere spiegato facilmente se, nel sistema di figura 2.9, passiamo a misurare la potenza statica dissipata da ciascuna porta elementare. Per realizzare questo tipo di analisi abbiamo pilotato il circuito con un generatore di tensione continua al quale abbiamo fatto assumere i valori 0.4 e 0 V riportando i risultati in figura 2.4
Vdd (V) Vin (V) Idd (nA) Pstatica (nW)
0.4 0 60 24
0.4 0.4 0.01 0.04
Tabella 2.4 Corrente (nA) e potenza statica dissipata (nW) in un inverter realizzato con la logica
Sub-DTMOS al variare della tensione di ingresso (V) una volta fissata quella di alimentazione (V)
Confrontando questi valori con quelli di figura 2.18, possiamo notare che la potenza dissipata in un INVERTER realizzato con la logica Sub-DTMOS è dovuta essenzialmente alla componente statica. Da notare inoltre la notevole differenza che intercorre tra la potenza statica dissipata quando il sistema viene pilotato con una tensione pari a 0.4 V rispetto a quando l’ingresso è nullo. Tale variazione può essere spiegata facilmente avvalendoci dell’ausilio del circuito riportato in figura 2.19.
Come è stato messo in evidenza, la corrente che scorre nel transistore di tipo p dell’INVERTER i-esimo si richiude verso massa attraverso la giunzione source-substrato del DT-NMOS dell’INVERTER (i+1)-esimo quando in ingresso poniamo una tensione pari a 0 V.