Università degli Studi di Napoli Federico II Scuola Politecnica e delle Scienze di Base Area Didattica di Scienze Matematiche Fisiche e Naturali

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Development of High-speed Digital Links for the ATLAS Experiment at CERN

Università degli Studi di Napoli “Federico II”

Scuola Politecnica e delle Scienze di Base Area Didattica di Scienze Matematiche Fisiche e Naturali

Relatori:

Prof. Alberto Aloisio Dott. Vincenzo Izzo

Dott. Raffaele Giordano

Candidato:

Noemi Marino matr. N94/166

Tesi magistrale in Fisica

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Sommario

• LHC, rivelatore ATLAS e futuri Upgrades

• New Small Wheel (NSW), sTGC ed Elettronica

• Progetto di un Link seriale in Latenza fissa

• Misure e Risultati

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Large Hadron Collider (LHC)

LHC è l’acceleratore di particelle del CERN di Ginevra.

• Circonferenza = 27 km

• 100 m di profondità.

• Sistema di magneti B ≈ 8 T.

• Luminosità di design = 10³⁴𝑐𝑚⁻²𝑠⁻¹

• Energia del centro di massa: 14 TeV Rate di Collisioni: 25 ns (40 MHz)

Numero di eventi al secondo :

𝑁_{𝑒𝑣𝑒𝑛𝑡} = 𝐿𝜎_{𝑒𝑣𝑒𝑛𝑡} Per una fissata luminosità L e sezione d’urto σ.

Obiettivi scientifici:

• Conferma del Modello Standard e rivelazione del bosone di Higgs.

Nuovi obiettivi:

• Descrizione non unificata del modello standard.

• Dark matter.

• Violazione CP (Carica Parità). ³

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Rivelatore ATLAS

• Sistema di Magneti

• Rivelatore interno

• Calorimetri

• Spettrometro muonico

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Rivelatore interno:

misure di momento e direzione . Calorimetri:

misure di energia.

Spettrometro muonico:

misure di momento e

direzione e Sistema di trigger.⁵

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Spettrometro Muonico

End-cap Barrel

Camere di precisione

Camere di trigger

Barrel MDT RPC

End-cap CSC TGC

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Sistema di Trigger

Il Sistema di trigger è organizzato in tre livelli:

• Trigger di livello-1

Hardware: identificazione regioni di interesse RoI (rate ~ 75kHz).

• Trigger di livello-2

Algoritmi software: Raccoglie informazioni di più rivelatori attorno alla RoI (rate ~ kHz).

• Event Filter

Algoritmi software: Ricostruzione tracce (rate ~ 100Hz).

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Trigger Muonico

Funzione principale del L1 di trigger è l’identificazione di un evento in un fissato bunch-crossing.

L’algoritmo del L1 di trigger muonico :

1. Si verifica un hit nel piano pivot (RPC1 o TGC1) .

2. Ricerca in una finestra di coincidenza nei piani di conferma (RPC2, RPC3 o TGC2, TGC3)

• Ampiezza: soglia in 𝑝

_𝑇

.

• Direzione: congiungente hit col punto di

interazione.

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LHC Upgrades

• 2009-2013 RUN 1 𝐿 = 6 · 10

³³

𝑐𝑚

⁻²

𝑠

⁻¹

• 2015-2018 RUN 2 𝐿 = 1 · 10

³⁴

𝑐𝑚

⁻²

𝑠

⁻¹

• 2019-2022 RUN 3 (Phase-1 upgrade) 𝐿 = 2 · 10

³⁴

𝑐𝑚

⁻²

𝑠

⁻¹

• 2023 RUN 4 (Phase-2 upgrade) 𝐿 = 5 · 10

³⁴

𝑐𝑚

⁻²

𝑠

⁻¹

Incremento di Luminosità comporta:

• Alto rate di collisioni.

• Aumento della radiazione di background

(fino a 15 kHz/𝑐𝑚

²

).

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…Conseguenze per lo Spettrometro Muonico

• Sistema di ricostruzione offline:

Bassa risoluzione in alto background.

• Primo livello di trigger: protoni rivelati dalla Big-Wheel imitano tracce muoniche. Test hanno dimostrato che 80% sono fakes.

Stazione interna dell’End-cap

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…le New Small Wheel

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ATLAS upgrade di fase-1 dello spettrometro muonico:

New Small Wheel

• sTGC:

 funzione di trigger primario: alta risoluzione temporale ≤ 5 ns.

• MM:

Tracciatore di precisione: alta risoluzione spaziale < 100 µm.

sTGC e MM: ridondanza per tracciamento e trigger.

La NSW è composta da :

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sTGC

Wires di lettura: coordinata azimutale (passo di 1.8mm).

Pads di lettura: coincidenza 3 su 4 per individuare una RoI.

Strips di lettura: lettura di precisione coordinata radiale (passo di 3.2mm).

Principali caratteristiche:

Alta risoluzione spaziale ≈ 150 µm (30

^°

).

Alta risoluzione temporale, il 95% degli eventi è osservato entro 25ns.

Alta risoluzione angolare < 1 mrad.

3.2 mm (passo) 1.8 mm (passo)

1.4 mm 8 cm (passo)

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Elettronica delle sTGC

• VMM ASIC chip: legge i dati dai rivelatori e li digitalizza.

• Pad/Strip TDS chip: serializza i dati per la Pad Trigger Logic board/Router.

• Pad Trigger Logic board: coincidenza 3 su 4 dei dati delle pads e abilita la lettura delle strips

di interesse.

• sTGC Router board: legge i dati dalla strip TDS e li invia al

processore di trigger.

• Trigger Processor:

• centroidi di carica per piano

• posizione media per ogni stazione

• angolo di deflessione ed il momento trasverso

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Pad Trigger Logic board

Situata sul bordo della NSW

• 1 pad trigger board per settore 32 in totale OUTPUTs:

168 outputs: 24 TwinAx con 7 linee seriali.

INPUTs:

24 inputs: 6 TwinAx da 4 linee seriali per TwinAx.

Altri IO per il monitoring, configurazione.

PRINCIPALE COMPONENTE:

• Xilinx Kintex-7 FPGA

24 MINISAS

6 MINISAS

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FPGA

Field Programmale Gate Array:

Circuiti integrati digitali programmabili:

• blocchi logici configurabili.

• Interconnessioni configurabili.

• Possibilità di implementare un gran numero di funzioni logiche.

• Riprogrammabile su campo, anche dopo l’istallazione.

• Vantaggi: versatilità, basso costo, possibilità di riprogrammare, molti componenti integrati, ridotti tempi di progettazione, descrizione HDL.

• Limiti: ridotte performance rispetto a circuiti

completamente custom (ASIC), maggiore

consumo.

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Link Seriali ad Alta Velocità

Sistemi di trasmissione per Esperimenti di fisica delle alte energie:

• Larghezza di banda elevata.

• Trasmissioni a lunga distanza.

Link seriali ad alta velocità:

• Minore cablaggio.

• Ridotta interferenza sulle linee.

1. Modulo trasmettitore.

2. Mezzo di trasmissione (es cavo elettrico o fibra ottica).

3. Modulo ricevitore.

4. Codifica e logica di allineamento.

Line rate: numero di bits trasmessi al secondo (bps)

Latenza: tempo impiegato da un bit, inviato dal

trasmettitore per raggiungere il ricevitore.

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Ricetrasmettitore ad alta velocità GTX (Xilinx)

Modulo di Trasmissione (TX) Serializzatore

deserializzatore PLL (dispositivo di

moltiplicazione di frequenza)

Clock and Data Recovery (CDR)

Modulo di Ricezione (RX)

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Progetto Link a 5Gbps a Latenza Fissa

Per implementazione del link ho progettato:

 Logica per la codifica

 Logica per la decodifica

 Logica di rivelazione della comma

 Logica di allineamento Scelte progettuali per configurazione in

latenza fissa:

 Logica di allineamento.

 Clock a basso jitter.

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MISURE E RISULTATI

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Misure di Latenza e Risultati

• SMA (2 TX/RX, 2 Flags)

• Schede di Valutazione (Kintex-7)

• Oscilloscopio

• Computer per programmazione FPGA.

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Misure Bit Error Ratio (test di affidabilità del link)

Bit Error Ratio:

𝐵𝐸𝑅= № 𝑏𝑖𝑡 𝑐𝑜𝑛 𝑒𝑟𝑟𝑜𝑟𝑖

№ 𝑏𝑖𝑡 𝑟𝑖𝑐𝑒𝑣𝑢𝑡𝑖

𝐶𝐿 = 𝑃𝑟𝑜𝑏 [ 𝐵𝐸𝑅 < 𝐵𝐸𝑅_𝑚𝑖𝑠 𝐸, 𝑁]

Basso rumore Elevato rumore

Errors CL = 90% CL = 95% CL = 99%

0 2.30 3.00 4.61

1 3.89 4.74 6.64

2 6.30 6.30 8.40

Diagramma ad occhio :

Diagramma ottenuto dalla sovrapposizione delle transizioni 1 → 0 0 → 1 dei dati al ricevitore.

N x BER

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Mappa di BER

Mappa di BER:

Data sample: punto di campionamento ottimale.

Offset sample: Incremento orizzontale e verticale a partire da DS Campionamento e conteggio gli errori.

Esempio di Mappa di BER:

 I valori di BER sono etichettati con differenti colori.

 Il BER risulta essere maggiore nelle regione vicino alla zona di transizione.

 Migliore è il sistema di trasmissione maggiore è l’apertura dell’occhio.

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• Range di analisi di BER = 10⁻¹⁰

• Il 70% della UI presenta un BER ≤ 10⁻¹⁰

Setup e Mappa di BER

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Jitter

jitter: variazione temporale dei

fronti del clock rispetto alla posizione ideale.

Jitter Deterministico:

Cross-talk sulla linea di distribuzione del clock.

Valore picco-picco limitato.

Jitter Random :

Fenomeni di natura probabilistica.

Distribuzione gaussiana.

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Modello a doppia delta di Dirac

TJ: Convoluzione di una distribuzione gaussiana, con ampiezza RJ e

della somma di due delta separate da DJ.

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Misure di Total Jitter

CLOCK IN TRANSMISSIONE

CLOCK RECUPERATO

50 ps/div

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Misure di Jitter: setup da laboratorio

Period jitter:

misura del periodo di ogni ciclo di clock.

Cycle-to-cycle jitter:

misura della variazione tra due cicli di clock

successivi.

CLOCK IN TRANSMISSIONE CLOCK RECUPERATO

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Misure di Jitter: setup TwinAx

Confronto dei risultati per i due setup sperimentali:

TwinAx Adattatore

SMA-TwinAx CLOCK IN TRANSMISSIONE

CLOCK RECUPERATO

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