Facendo riferimento a studi in letteratura [32], ` e stato possibile, mediante ambiente MATLAB , creare degli script per eseguire simulazioni ad alto livello sulle stringhe

Conclusioni

In questo lavoro di tesi ` e stato sviluppato il progetto di un DAC a 10 bit per un driver ad alta tensione. In una prima fase, il lavoro si ` e focalizzato sulla ricerca di un’architettura che potesse soddisfare al meglio i requisiti necessari all’applicazione; in una fase successiva di design, ` e stato effettuato il dimensionamento dei dispositivi con l’ausilio di simulazioni elettriche. E’ stata scelta, per la sua semplicit` a e flessibilit` a, un’architettura a stringa resistiva ripiegata. La scelta di questa tipologia di DAC ha reso necessario l’utilizzo di un buffer per la lettura delle tensioni sulla stringa, il cui schema circuitale ` e stato dimensionato tenendo conto delle specifiche del sistema.

Facendo riferimento a studi in letteratura [32], ` e stato possibile, mediante ambiente MATLAB , creare degli script per eseguire simulazioni ad alto livello sulle stringhe

resistive, a partire dai dati statistici forniti dal manuale di processo. Sono stati sviluppati script per valutare INL e DNL, potendo impostare a piacimento parametri come il numero di bit, la tensione di riferimento, la dimensione dei resistori. Inoltre si sono realizzati script per effettuare simulazioni su convertitori a stringa resistiva segmentata.

Tenendo conto dei dati ricavati dalle simulazioni e di altre specifiche come consumo e area occupata, si ` e deciso di implementare una stringa composta da 1024 resistori, ognuno con W = 3µm, L = 4µm, per una resistenza complessiva pari a circa 452kΩ e una corrente di circa 4µA.

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Conclusioni Successivamente ` e stato affrontato il problema dovuto alle correnti di leakage dei transistor usati come switch per accedere ai nodi della stringa. Mediante simulazioni effettuate con SPECTRE si `e valutata la migliore configurazione delle connessioni

di bulk dei transistor e il tipo di switch (pass-transistor o pass-gate) da utilizzare.

Particolare attenzione ` e stata posta alla fase di realizzazione del layout della stringa:

per cercare di minimizzare discontinuit` a che avrebbero potuto portare a degradazioni di INL e DNL, le tensioni sono state lette non sulla stringa, ma su strisce di polisilicio che escono ortogonalmente ad essa. Inoltre si ` e tenuto conto dei problemi di discontinuit` a causati dalle zone in cui la stringa cambia direzione.Si ` e fatto uso di resistori dummy posizionati ai bordi della stringa stessa per rendere le condizioni al contorno della stringa il pi` u uniformi possibili.

La scelta dell’architettura dei decoder si ` e indirizzata verso una soluzione che ne diminuisse la complessit` a e al tempo stesso fosse modulare per aumentarne la flessibilit` a, anche a livello di layout. Il layout del convertitore ` e un rettangolo di dimensioni 570µm × 200µm, pari a un’area di 0.114mm

.

Successivamente il lavoro si ` e concentrato sul design del buffer. La topologia scelta inizialmente (amplificatore folded cascode) ` e stata modificata per evitare problemi di dinamica dei transistor, dato che l’amplificatore lavora con una tensione di alimentazione di soli 1.8V. E’ stato perci` o aggiunto un secondo stadio di guadagno.

Mediante simulazioni si ` e valutata la R

risultata pari a circa 2.4Ω, un prodotto guadagno-banda di circa 2MHz e un guadagno superiore a 100dB.

Sono state condotte delle simulazioni al variare della temperatura, delle prestazioni del processo tecnologico e delle tensioni di alimentazione di ±10% del valore nominale.

Nelle condizioni operative peggiori e con 100mV di segnale di ingresso, si hanno un margine di fase di 54.15

, un margine di guadagno di −15.18dB e un guadagno differenziale di 68.58dB.

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Conclusioni Lo slew rate assume un valore di circa 2.29V/µs. I risultati ottenuti soddisfano le specifiche di progetto.

Sviluppi futuri prevedono l’inserimento del DAC nel sistema completo, costituito dal DAC, dal driver ad alta tensione e dal microspecchio a scansione, al fine di verificarne le prestazioni complessive.

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