4.2 Realizzazione dei layout dei circuiti ausiliari

Capitolo 4

Risultati delle simulazioni e layout dei blocchi funzionali

4.1 Risultati delle simulazioni

Per verificare il corretto funzionamento del linearizzatore sequenziale, al quale sono state aggiunte le reti di calibrazione, sono state effettuate delle simulazioni su tale blocco collegandolo all’interfaccia di lettura del sensore. La schema a blocchi della rete simulata è raffigurato in Figura 4.1 dove con grCi e avCi sono stati indicati rispettivamente i bit che pilotano le reti di calibrazione del generatore di riferimenti e dell’amplificatore a guadagno variabile. Al posto del sensore è stato utilizzato il modello elettrico riportato in figura 2.4 che ne simula il funzionamento con buona accuratezza, mentre il sensore fittizio illustrato nel terzo capitolo, è stato aggiunto solo in seguito. Quest’ultimo, infatti, per l’effetto dovuto alle capacità parassite esaurientemente discusso in precedenza, introduce

un errore sul valore del segnale di uscita della rete globale che rende difficile l’interpretazione dei dati relativi al funzionamento del blocco di linearizzazione.

INTERFACCIA DI LETTURA

LINEARIZZATORE SEQUENZIALE con reti di calibrazione 12

16

grC i

avC i

P ⁺

-Vupre + Vu

-

Figura 4 1: schema a blocchi della rete simulata per la verifica del funzionamento del linearizzatore sequenziale con reti di calibrazione.

Le simulazioni effettuate sono di tipo transitorio in quanto il sistema studiato è un circuito a condensatori commutati.

Per funzionare correttamente la rete totale ha bisogno, oltre che dell’alimentazione, anche di un segnale di clock e di un segnale che abbiamo indicato con set: il clock viene utilizzato dal generatore a tre fasi non sovrapposte per la generazione dei segnali di sincronismo; il segnale set viene sfruttato per inizializzare il sistema in maniera asincrona e, una volta negato, serve da segnale di reset per l’inizializzazione della logica di controllo del linearizzatore. Per iniziare il funzionamento corretto del sistema, il segnale Set deve partire dal livello alto, diventare basso per un ciclo di clock e poi tornare alto.

Dato N il numero di tensioni di riferimento utilizzate per la strategia di linearizzazione, se la procedura di approssimazione ha inizio sul fronte in salita della p1, allora per avere un segnale coretto in uscita sarà necessario attendere un tempo pari a

rit p

T = ⋅N T

Il quale, dato il funzionamento del generatore a tre fasi non sovrapposte, corrisponde a

rit 3 CK

T = ⋅N T

dove con TCK si è indicato il periodo del segnale di clock. Dato che il clock ha una frequenza di 200 KHz, e il numero di “spezzoni” di curva da implementare è N=4, si ricava che un processo di approssimazione ha una durata di 60 s. Si nota

inoltre che, una volta inizializzato il generatore di fasi, il sistema non raggiunge immediatamente il valore di regime a causa della presenza dei circuiti dinamici che impongono il modo comune di uscita.

Le reti di calibrazione che sono state aggiunte al generatore di riferimenti e all’amplificatore a guadagno variabile permettono di spostare le tensioni di vertice e di variare le pendenze dei singoli tratti, rispettivamente. Questo può risultare molto utile sia per recuperare possibili errori, dovuti ad esempio alle iniezioni di carica, sia per implementare curve “spezzate” differenti per l’approssimazione di caratteristiche diverse da quella del sensore di pressione in esame. In Figura 4. 2.

sono mostrate delle possibile modifiche che possono essere apportate alla curva di approssimazione semplicemente variando la configurazione di bit delle reti di calibrazione.

C ( ) l Vi

A( ) l Vi

B( ) l Vi

1_A V

2_A V

3_A 3_BV V 2_B

V 1_B

V V¹C

2_C V

3_C V

Figura 4.2: curve di approssimazione ottenute per diverse configurazioni di bit.

I condensatori dei blocchi che compongono il linearizzatore sono stati dimensionati in modo che, scegliendo una configurazione di bit pari a 1000 per ciascuna rete di calibrazione, venga implementata la caratteristica necessaria per linearizzare il sensore di pressione della STMicroelettronics in condizioni nominali.

Di seguito riportiamo l’andamento dell’uscita del linearizzatore, Vout, in corrispondenza del segnale proveniente dall’interfaccia di lettura del sensore, Vupre, nel caso in cui la procedura termini al terzo passo, ovvero Vi<V3; per ogni rete di calibrazione la configurazione di bit è stata fissata pari a 1000.

Figura 4.3: andamento nel tempo dei segnali di uscita del preamplificatore e del linearizzatore sequenziale nel caso in cui venga approssimata la caratteristica del sensore.

La rete è stata implementata supponendo che il segnale di pressione non vari significativamente durante una procedura di approssimazione, per cui durante la fase attiva l’interfaccia di lettura fornisce sempre lo stesso valore.

Di seguito è riportato l’andamento dell’uscita del linearizzatore in funzione del segnale proveniente dal comparatore e del segnale sottrai proveniente dalla logica di controllo.

Figura 4.4:andamento del segnale di uscita in corrispondenza del segnale proveniente dal comparatore e del segnale sottrai proveniente dalla logica di controllo.

In Figura 4.5 , gli andamenti dei segnali sono stati ottenuti andando a variare i bit che pilotano i dispositivi di calibrazione del generatore di riferimenti al termine di una prima procedura di approssimazione. In particolare, i bit grCi relativi al blocco di calibrazione del generatore di riferimenti vengono fatti variare tutti dalla configurazione 1000 a quella 1111 all’inizio della seconda procedura, ovvero all’istante t0=173 s; così facendo i valori dei condensatori della maglia di ingresso di questo blocco funzionale vengono tutti incrementati e con essi anche le tensioni di riferimento.

Per una maggiore leggibilità sono stati numericamente convertiti in segnali single- ended.

Figura 4.5: andamento del segnale di uscita e di quello proveniente dal generatore di riferimenti ottenuto variando i punti di vertice.

In Figura 4.6 invece sono stati mantenuti costanti i bit del generatore di riferimenti mentre, all’inizio della seconda procedura di approssimazione, sono stati variati quelli dell’amplificatore a guadagno variabile in modo da mantenere fissi i punti di vertice della curva e far variare le pendenze dei singoli tratti. Si nota infatti come nella seconda procedura di approssimazione, variando la configurazione dei bit relativi all’AGV da 1000 a 1111, l’andamento del segnale proveniente dal

generatore di riferimenti non vari mentre le tensioni in uscita dall’amplificatore a guadagno variabile risultino tutte aumentate.

Figura 4.6: : andamento del segnale di uscita e di quello proveniente dal generatore di riferimenti ottenuto variando le pendenze dei singoli tratti.

Sono state esaurientemente effettuate altre simulazioni variando contemporaneamente sia i bit che pilotano le reti di calibrazione del generatore di

riferimenti che i bit relativi all’AGV, dimostrando un corretto comportamento della rete; questa infatti alla temperatura di 27°C continua a fornire un errore massimo relativo inferiore allo 0,4%.

Una volta accertato che il funzionamento del sistema globale, composto dal linearizzatore con dispositivi di calibrazione e dall’interfaccia di lettura, rientri nelle specifiche, è stato simulato il sensore fittizio riportato in Figura 4.7, costituito dalle due reti di calibrazione a 8 bit poste in parallelo ciascuna ad un condensatore del valore di 1 pF.

Figura 4.7 : schema a blocchi del sensore fittizio.

Questo dispositivo è stato sostituito al modello elettrico del sensore utilizzato nelle precedenti simulazioni ed è stata ripetuta un’analisi in transitorio variando la configurazione dei vari bit cdi e cxi. Di seguito è riportato l’andamento del segnale di uscita dell’amplificatore telescopico e del preamplificatore nel caso in cui venga fatta variare la configurazione dei bit cd7_cd0 da 10000000 a 00000000 mentre i bit cx7_cx0 dell’altra rete sono mantenuti costanti e pari a 11111111.

Figura 4.8: andamento dei segnali in uscita dall’amplificatore telescopico e dal preamplificatore generati nel caso in cui venga utilizzato il sensore fittizio.

4.2 Realizzazione dei layout dei circuiti ausiliari

I circuiti integrati sono dispositivi molto complessi e spesso soggetti a difetti o punti deboli, che possono causare la rottura del dispositivo anche dopo anni di corretto funzionamento; inoltre l’effetto dei difetti può essere accelerato da condizioni di funzionamento sotto stress.

La realizzazione del layout è una fase importante della progettazione di un circuito integrato ed ha un peso considerevole sul comportamento finale del dispositivo. Se non viene prestata particolare cura nella realizzazione del layout si possono introdurre nuovi e fatali difetti nel circuito, basti pensare ad una metal disegnata troppo stretta per la corrente che deve sopportare; al contrario, se si è a conoscenza dei punti deboli della rete, allora, grazie a particolari accorgimenti in fase di layout, si può cercare di proteggere il circuito. Questo è particolarmente vero per quanto riguarda il layout dei circuiti analogici, il quale non può essere realizzato senza aver prima compreso il funzionamento del dispositivo e i suoi punti delicati. Per esempio, i MOS che costituiscono una coppia differenziale devono essere collegati con particolare attenzione in quanto è assolutamente necessario che non ci sia mismatch. Vedremo invece che i layout dei circuiti digitali vengono realizzati con la tecnica delle standard cells, e non richiedono particolari accorgimenti.

Nei paragrafi che seguono vengono descritti i difetti e i problemi riscontrati più frequentemente nella realizzazione del layout dei vari blocchi funzionali, e vengono illustrate le precauzioni adottate.

4.2.1 Difetti dei circuiti integrati analogici e precauzioni

Effetto antenna

Prendiamo in considerazione il processo di produzione di un MOS. Durante l’attacco del polisilicio che costituisce il gate, a causa dell’elevato campo elettrico utilizzato, si accumula sul gate una quantità di carica elettrostatica proporzionale all’area di poly; le tensioni che si raggiungono possono essere tali da creare un flusso di corrente che attraversa l’ossido di gate, danneggiandolo. Tuttavia l’effetto antenna è proporzionale al rapporto tra l’area del polisilicio e l’area dell’ossido di gate e, solo per rapporti di qualche centinaio si hanno danni significativi. Nell’esempio riportato nella seguente figura si ha che l’ossido di gate del MOS M1 è suscettibile all’effetto antenna in quanto il gate è stato allungato molto per favorire la connessione con il lontano MOS M2, e il rapporto tra l’area del poly e la piccola area di gate ha raggiunto un valore rischioso. Il problema si risolve evitando di collegare i gate prolungando il polisilicio.

M1 Poly

M2 Metal-1

Ossido di gate vulnerabile

Figura 4.9 : layout soggetto a effetto antenna.

Un accumulo di cariche elettrostatiche si nota anche durante l’attacco delle metal, in particolare per le metal di primo livello in quanto non sono necessariamente connesse a diffusioni che limiterebbero la massima differenza di potenziale rispetto al substrato. In questo caso l’effetto antenna risulta pericoloso se la metal è connessa ad un gate. Livelli alti di metal sono in genere meno interessati dall’effetto antenna perché è più probabile che siano collegati a qualche diffusione attraverso una delle metal sottostanti.

Nel nostro progetto questo problema è stato risolto aggiungendo dei diodi N⁺/P-Well o P⁺/N-well di dimensione minima, come previsto dal manuale di

processo. Nell’esempio di Figura 4.10 è stato aggiunto un diodo in modo che, quando viene deposta la metal-1 che collega i due gate, la corrente elettrostatica che si forma sulla metallizzazione abbia una via di fuga e non intacchi l’ossido di gate dei MOS.

M1 Metal-1 M2

Diodo N /P-Well⁺

Diodo N /P-Well⁺

M1 M2

Figura 4.10 : sul gate dei transistori viene introdotto un diodo in modo che la carica elettrostatica accumulata sulla metal 1 abbia una via di fuga.

Elettromigrazione

L’elettromigrazione è un fenomeno che modifica lentamente il metallo di cui sono costituite le connessioni quando queste sono attraversate da elevate densità di corrente. Il movimento dei portatori di carica causa uno spostamento degli atomi del metallo per cui si vengono a creare dei vuoti tra i cristalli che lo compongono.

Questo causa una diminuzione dell’area effettiva della sezione del metallo aumentando la densità di carica vista dal metallo rimanente. Le zone in cui si sono formati i vuoti tendono perciò ad aumentare fino alla rottura della metal. Per minimizzare l’effetto dell’elettromigrazione, nella realizzazione del layout le metal sono state dimensionate tenendo conto della massima corrente sopportabile per unità di larghezza. Questo valore, fornito per il dato processo, tiene conto dello spessore delle metallizzazioni e della massima temperatura a cui il circuito deve operare. Sempre allo scopo di ridurre i danni causati dall’elettromigrazione,

nelle metal percorse da correnti elevate vengono utilizzate due o più vie al posto di una sola, secondo le prescrizioni del processo.

Matching dei transistori MOS

Il corretto funzionamento di molti circuiti analogici, come le coppie differenziali e gli specchi di corrente, dipende fortemente dal matching dei MOS che li costituiscono. Il matching dei transistori può essere diviso in tre categorie a seconda dei fattori da cui è influenzato:

• fattori geometrici, che tengono conto della forma, dimensioni e orientazione dei transistori.

• effetti dovuti alle diffusioni: diffusioni profonde, come le N-well, realizzate vicino al canale di un NMOS possono indurre variazioni del drogaggio e perciò errori di matching.

• gradienti dovuti alla temperatura e ad altri parametri fisici: gradienti di grandezze fisiche lungo la direzione che unisce due dispositivi causano errori di matching tra i due.

Per quanto riguarda la prima tipologia si osserva che per ridurre l’errore di matching tra due dispositivi è necessario che essi abbiano le stesse dimensioni.

Consideriamo ad esempio i MOS M1 e M2 che costituiscono uno specchio di corrente con rapporto tra le correnti 1:1. Anche se idealmente è sufficiente che i due MOS abbiano semplicemente lo stesso , nella realtà se ci limitiamo a fare uguali i rapporti W

L , introduciamo un errore di matching dovuto agli effetti di bordo che hanno un maggior peso sul transistore più piccolo. Allo stesso modo, nel caso in cui il rapporto delle correnti nello specchio fosse di 1:N, dato il MOS più piccolo M1 di larghezza W , M2 si dovrebbe disegnare come il parallelo di N MOS M1. Disegnando M2 come un transistore di larghezza NW non avremmo ottenuto il rapporto preciso in quanto gli effetti di bordo pesano molto di più sul MOS di dimensioni minori.

Sempre per quanto concerne i fattori geometrici che generano errori di matching è stato dimostrato che transistori di dimensioni più grandi sono meno soggetti a mismatch rispetto a transistori di dimensione minima. Sperimentalmente si ha che il “mismatch” della tensione di soglia Vt è inversamente proporzionale alla radice quadrata dell’area attiva, in particolare la deviazione standard del mismatch della Vt è:

Vt Vt

eff eff

C σ = W L

dove con W_eff e L_eff si sono indicate le dimensioni effettive del canale e C è una_Vt costante determinata empiricamente misurando il mismatch casuale tra coppie di transistori di dimensioni diverse.

L’errore sistematico dei MOS è proporzionale al rapporto V_DS L tra la tensione tra drain e source e la lunghezza di canale, perciò è sempre meglio evitare transistori con lunghezza di canale minima.

Per ridurre ulteriormente il mismatch tra i MOS è necessario che i transistori abbiano la stessa orientazione in quanto MOS orientati secondo assi diversi presentano transconduttanze diverse a causa degli stress non isotropi del substrato o dei diversi piani cristallini (come nel caso B della seguente figura).

M1 M2 M1 M2 M1 M2

A B C

Figura 4.11: dispositivi orientati nella stessa direzione (A) presentano un errore di matching molto ridotto rispetto a quelli orientati in direzioni diverse (B,C).

Come accennato sopra un altro tipo di errori di mismatch è dovuto al posizionamento di diffusioni profonde vicino al canale dei transistori in quanto può alterare il drogaggio e causare variazioni della tensione di soglia e della transconduttanza. Ad esempio, transistori NMOS che non devono essere affetti da mismatch dovrebbero essere realizzati lontani dalle N-well; in genere è perciò consigliabile realizzare i PMOS tutti all’interno di una stessa N-well.

Come ultima categoria di errori di matching rimane da analizzare quella dovuta ai

“gradienti”di temperatura e di altri parametri fisici. Dati due MOS che devono essere privi di errori di matching, se con P si indica un generico parametro fisico, la variazione ∆Ptra i due dispositivi vale

P d P

∆ ≅ ⋅∇ (4.1)

dove d è la distanza tra i centri dei transistori e P∇ è la componente del gradiente di P lungo la linea che li congiunge.

Le metallizzazioni possono esercitare degli stress e introdurre perciò un gradiente.

In genere è comunque buona norma evitare sempre di realizzare metal o contatti di gate sopra la zona attiva poiché causano gravi mismatch; i contatti di gate devono essere posizionati su dei prolungamenti del gate fuori dall’area attiva.

Un’ovvia precauzione è quella di posizionare i dispositivi il più vicino possibile riducendo d in modo che le variazioni dei parametri risultino piccole. Uno dei gradienti più significativi è il gradiente termico, in quanto la dipendenza dalla temperatura compare sia nell’espressione della transconduttanza, dove influenza la mobilità dei portatori di carica, sia nella tensione di soglia, la quale decresce con la temperatura di circa 2mV/°C.

Per annullare l’effetto dei gradienti si ricorre a strutture interdigitate o baricentriche. Data una coppia di MOS per i quali è richiesto il maching, il primo passo per realizzare questo tipo di strutture è, se è possibile, scomporre ciascun MOS nel parallelo di due o più MOS, come nella figura seguente.

X

M1

M1A M1B

Centroide

Figura 4.12 : scomposizione di un MOS di larghezza W nel parallelo di due MOS di larghezza W/2.

Dati i MOS scomposti, riferendoci all’espressione (4.1), adesso con d si indica la distanza tra i centri effettivi, detti centroidi, e questa può essere annullata grazie alla struttura interdigitata mostrata nella figura seguente.

A B B A

A A

B B

MA MB

D S D S D

Figura 4.13: struttura interdigitata e schema circuitale di due MOS MA e MB.

In questo modo i centroidi dei due MOS, che si trovano nell’intersezione degli assi di simmetria, coincidono. Nelle osservazioni che seguono chiameremo

“segmenti orientati” i MOS che compongono una struttura interdigitata, dove per orientamento intenderemo il verso della corrente dal drain al source. Indicando con il pedice D il drain e con S il source, si nota anche che i MOS della Figura 4.13, sono collegati secondo lo schema DASBDBSAD , perciò entrambi i transistori sono costituiti da due segmenti orientati ciascuno in una direzione diversa. Se invece il MOS MA fosse stato costituito da transistori con il drain a destra e il MOS MB da transistori con il drain a sinistra allora i dispositivi sarebbero stati affetti da mismatch maggiore. Nel caso sopra raffigurato, come nel caso in cui tutti e quattro i segmenti avessero avuto i drain dallo stesso lato, l’orientazione di ciascun transistore è la stessa e si riduce drasticamente l’effetto dovuto al mismatch. Più in generale, i transistori devono essere costituiti da una ugual numero n di segmenti orientati verso destra e da un numero m di segmenti orientati verso sinistra.

La struttura interdigitata sopra discussa è una struttura simmetrica che realizza la sovrapposizione dei centroidi e rispetta le regole di orientazione ma non permette di cancellare il gradiente. Nei casi in cui il matching tra i transistori sia di

fondamentale importanza, come per le coppie differenziali, è necessario ricorrere alla struttura “baricentrica”. Nella figura seguente è mostrato l’effetto di un gradiente sulla struttura interdigitata e su quella baricentrica.

B B A

A

A B

B P

P1 P2 P3 P4

P1 P2

Figura 4.14: differenza dell’effetto del gradiente sulla struttura interdigitata e su quella baricentrica.

Si nota che nella struttura baricentrica l’effetto del gradiente viene annullato in quanto entrambi i transistori hanno un elemento con P=P1 e uno con P=P2; nella struttura interdigitata c’è comunque una compensazione del gradiente in quanto MA ha un elemento a P1=Pmin e uno a P4=Pmax, mentre gli elementi di MB si trovano a dei valori intermedi di P, ma non vi è un completo annullamento del disturbo.

In conclusione, per ridurre al minimo l’errore di matching, i transistori devono rispettare delle regole geometriche ed essere posizionati in una struttura che verifichi i seguenti requisiti:

• Coincidenza dei centroidi: i centroidi dei dispositivi devono almeno approssimativamente coincidere.

• Simmetria: la struttura deve essere simmetrica sia sull’asse X che sull’asse Y; l’errore si riduce ulteriormente se la simmetria è data dal posizionamento dei segmenti, come accade per la struttura baricentrica, e

non dalla simmetria intrinseca degli stessi segmenti, come nella struttura interdigitata.

• Dispersione: la struttura deve avere un grado di dispersione il più alto possibile, cioè i segmenti di ciascun dispositivo devono essere distribuiti all’interno della struttura il più uniformemente possibile. Come esempio consideriamo la due strutture baricentriche di figura ottenute per due MOS di molteplicità quattro.

A B B A

A

B A B

A

B

B

A A

B

B

A

Figura 4.15: la struttura baricentrica di destra non ha una dispersione ottimale. Le frecce indicano il verso della corrente: si nota che anche in questo caso è garantita la corretta orientazione.

In particolare, per MOS con elevate molteplicità la mancanza di dispersione può provocare incrementi significativi di mismatch.

• Compattezza: la struttura deve essere il più compatta possibile, idealmente quadrata, in modo da ridurre al minimo l’effetto dei gradienti.

• Orientazione: i dispositivi per cui deve essere nullo l’errore di matching devono avere la stessa orientazione.

Matching dei condensatori

In questo paragrafo vengono riportate le principali regole di matching dei condensatori che in parte sono state applicate per la realizzazione del layout della rete di calibrazione C_2C, e che dovranno essere tenute in considerazione in una successiva fase di “floor planning” per ridurre l’errore dovuto al mismatch dei condensatori di ogni blocco funzionale.

Le regole da seguire per evitare il più possibile il mismatch dei condensatori, sono molto simili a quelle illustrate per i MOS e vengono riportate di seguito:

• Usare geometrie identiche: per ridurre l’errore di matching è necessario che i condensatori abbiano le stesse dimensioni e la stessa forma. Nel caso in cui si voglia realizzare condensatori di dimensioni diverse, ad esempio C1=nC e C2=mC, divideremo C1 e C2 in condensatori tutti uguali , in questo caso di dimensione C, in modo che C1 sia costituito dal parallelo di n condensatori C e C2 dal parallelo di m di questi. Sono da evitare i condensatori connessi in serie in quanto la differenza tra le capacità parassite dei piatti superiori e inferiori producono un errore sistematico.

• Realizzare condensatori quadrati:è noto che gli effetti di bordo, che sono tra le principali cause di mismatch tra condensatori, sono proporzionali al rapporto tra perimetro e area del dispositivo. Dato che il quadrato presenta un rapporto perimetro area minore rispetto al rettangolo, e la forma da prediligere.

• Evitare condensatori di dimensione minima: gli effetti di bordo hanno un peso maggiore sui condensatori di dimensione minima rendendoli più soggetti a errori di matching.

• Posizionare i condensatori il più vicino possibile: i condensatori devono essere posizionati vicini in modo da avere parametri fisici più simili possibile. Se i condensatori sono divisi in “matrici ” di condensatori più piccoli tutti uguali, la spazio tra righe adiacenti deve essere sempre lo stesso; lo stesso vale per le colonne.

• Collegare l’elettrodo inferiore a nodi meno sensibili: l’elettrodo inferiore presenta una capacità parassita maggiore rispetto a quella dell’elettrodo superiore, che risulta quasi trascurabile, perciò è preferibile collegare l’elettrodo inferiore a nodi meno sensibili, come massa, tensione di alimentazione, tensione di modo comune, ecc.

• Utilizzare strutture baricentriche: come già discusso riguardo ai MOS, la struttura baricentrica minimizza gli effetti dei gradienti dovuti alla temperatura, allo spessore dell’ossido e ad altri parametri fisici.

4.1.2 Layout dei circuiti analogici

In questo paragrafo verranno illustrati alcuni layout di circuiti analogici impiegati nella rete totale, come ad esempio l’amplificatore telescopico utilizzato nello stadio di ingresso, l’amplificatore fully-differential largamente impiegato in molti blocchi funzionali, e la rete di calibrazione. Per ogni layout descritto viene presentato anche lo schema circuitale in quanto, come accennato precedentemente, il layout di un circuito analogico non può essere realizzato senza una preliminare comprensione del funzionamento dello stesso.

Amplificatore telescopico

Lo schema circuitale dell’amplificatore telescopico è rappresentato nella seguente figura.

Vu^- Vu⁺

Vi⁺ Vi^-

CMRIF

V VPOL

Vdd

M 1 M2

M 3 M 4

M 5 M 6

M 7 M 8

M 9

M 10 M 12

M 11

M 13 M 14

M 15

M 16

Figura 4.16: schema circuitale dell’amplificatore telescopico.

Dato che il telescopico viene utilizzato nello stadio di ingresso del convertitore capacità-tensione, la realizzazione del layout di questo amplificatore richiede particolare attenzione in modo da ridurre l’offset il più possibile. A questo scopo, anche se grazie alla tecnica di funzionamento su tre fasi adottata, l’offset viene decisamente ridotto, l’offset residuo è tanto minore quanto è minore l’offset intrinseco dell’amplificatore e pertanto quest’ultimo deve essere realizzato curando il matching dei transistori sensibili. Inoltre, affinché interferenze da circuiti esterni si traducano esclusivamente in disturbi a modo comune, è necessario adottare una struttura accuratamente simmetrica. In particolare, riferendoci allo schema elettrico di figura 4. , si ha che, sia per la coppia differenziale di ingresso M1, M2 , che per la coppia di transistori M3 e M4 che iniettano corrente in M1 e M2, è stata utilizzata la struttura baricentrica. Ad esempio, la coppia differenziale, che originariamente era costituita da due transistori con le seguenti dimensioni

W= 134 m L=2 m m=1

è stata scomposta in due MOS di molteplicità m=4, in modo da renderla più compatta; questi sono poi stati inseriti in una struttura baricentrica del tipo:

D S D S D

D S D S D

A B B A B A A B

che come abbiamo visto precedentemente garantisce un corretto orientamento, la coincidenza dei centroidi e un’ottima dispersione. Sui gate sono stati connessi dei diodi di tipo N⁺/P-epi per evitare l’effetto antenna; le metallizzazioni utilizzate per le connessioni sono state realizzate in modo da garantire una completa simmetria della struttura. In Figura 4.20 è riportato un particolare del layout raffigurante la coppia differenziale

Osservando il layout completo di Figura 4.19 si nota che le strutture baricentriche sono state posizionate sull’asse di simmetria verticale del disegno e altri MOS, come ad esempio M11, sono stati scomposti in due parti uguali e disposti al lato del “corpo” centrale in modo da mantenere la simmetria.

Si è inoltre scelto di realizzare tutti i PMOS all’interno di un’unica N-well in modo da ridurre al massimo gli effetti negativi che la diffusione della well può avere sugli errori di matching. Per garantire una tensione di substrato costante per

tutti gli NMOS, sono stati posizionati numerosi contatti di substrato, nel modo più uniforme possibile; la stessa precauzione è stata adottata nella N-well.

I sei condensatori che compaiono nel layout sono dei MIM, ovvero dei condensatori ottenuti sovrapponendo due armature di metal e assottigliando l’ossido tra le due; in questo dispositivo vengono utilizzati per implementare il circuito di controllo del modo comune di uscita riportato nella seguente figura.

Vpol

Vu^- p1

p1

p1

p1

p1

p1

p2

p2

p2

p2

p2

p2

VOCMR

VOCMR

VOCMR

VOCMR

Vrif

Vrif

Vu⁺

C1

C1

C2

C2

C2

C2

Figura 4.17: circuito di controllo del modo comune di uscita.

Come precedentemente spiegato, l’elettrodo inferiore dei condensatori è stato collegato a nodi meno sensibili come Vu e Vrif, in quanto caratterizzato da una capacità parassita più elevata; inoltre per le connessioni si è sempre evitato di ricorrere alla metal 3 poiché ha una larghezza minima più che doppia rispetto a quella delle metal 1 e 2 e avrebbe perciò introdotto una capacità parassita maggiore. Per mantenere la simmetria dell’intero dispositivo, i tre condensatori in alto della Figura 4.17 sono stati posizionati a sinistra del blocco centrale, e gli altri tre a destra in modo che risultassero equispaziati dall’asse verticale di simmetria del disegno.

Infine, per proteggere il substrato dalle iniezioni di carica dovute agli interruttori presenti nel circuito per il controllo del modo comune, gli switch sono stati racchiusi in un anello drogato P⁺ e collegato a massa in modo da costituire una sorta di schermo. Gli anelli, contenenti le passgate, sono stati inoltre posizionati distanti dalla parte analogica del circuito e in particolar modo lontani dalla coppia differenziale.

Contatti

Anello P Passgate

Figura 4.18:schema raffigurante l’anello drogato P⁺ contenente gli switch. Il lato dell’anello in privo di contatti per il collegamento a massa serve per realizzare le connessioni tra le passgate e i condensatori.

Figura 4.19 : layout dell’amplificatore telescopico.

Figura 4.20 : struttura baricentrica della coppia differenziale dell’amplificatore telescopico.

Amplificatore fully-differential folded cascode

Riportiamo di seguito lo schema elettrico dell’amplificatore fully-differential folded cascode.

Figura 4.21: schema elettrico dell’amplificatore fully differential folded cascode.

In questo amplificatore, oltre che ridurre l’errore di matching per la coppia differenziale M1, M2, è necessario ricorrere a strutture baricentriche anche per le coppie M3, M4 e M5, M6. La coppia M3 e M4 serve infatti a polarizzare correttamente il circuito e deve iniettare due correnti identiche in M1 e M2; M5 e M6 servono invece a polarizzare i rami di uscita e in condizioni di riposo, affinché il circuito non si sbilanci, la corrente da loro iniettata deve essere uguale a quella proveniente da M7 e M8.

Anche in questo caso alcuni transistori, come M12 e M11,sono stati scomposti e posizionati in modo da mantenere la struttura globale simmetrica.

Per il circuito del controllo del modo comune di uscita sono stati adottati gli stessi accorgimenti usati nell’amplificatore telescopico.

M1M2

M3M4 M7M8 M9M10 M5M6

M11 M12

cC

iV+ iV-

polV

Vdd

uV- uV+

Ipol

M13 M17 M18

rifVM20 M16M15

Figura 4.22: layout dell’amplificatore fully differential folded cascole.

Rete di calibrazione

Lo schema elettrico della rete di calibrazione è riportato di seguito.

b0 b₁ b₂ b₃

C C C C C

C C

Vi

Vu

2C 2C 2C _M 2C

res

Figura 4.23. : schema elettrico della rete di calibrazione.

Per la realizzazione di questo layout sono stata applicate le regole di matching per i condensatori discusse nei precedenti paragrafi. In particolare i condensatori, tutti di forma quadrata, sono stati collocati in una matrice 3×5, dove quelli di valore 2C sono stati realizzati come il parallelo di due condensatori di valore C. La distanza tra le righe adiacenti della matrice, come pure quella tra le colonne, è stata mantenuta costante. In questo modo è stata garantita une buona compattezza e robustezza della struttura ai gradienti,

Gli interruttori, costituiti dalle passgate e dagli NMOS, sono stati tutti disegnati nella parte alta del layout insieme agli inverter utilizzati per pilotare le passgate.

Figura 4.24 : layout della rete di calibrazione.

4.1.3 Layout dei circuiti digitali

I criteri da seguire per la realizzazione del layout di un circuito digitale sono molto diversi da quelli descritti per i circuiti analogici dove gli obbiettivi principali erano l’ottimizzazione delle prestazioni del circuito, la riduzione degli errori dovuti al mismatch e agli elementi parassiti e il corretto dimensionamento delle metal. Il layout dei circuiti digitali invece è stato disegnato sfruttando la tecnica delle standard cells, dove l’unico obbiettivo è rendere il circuito il più compatto possibile. Si noti che, data la ridotta frequenza di clock, non è importante individuare e minimizzare i percorsi critici. All’interno di ogni standard cell i PMOS sono raggruppati tutti in un'unica n-well e il rail di alimentazione e quello di massa sono realizzati alle estremità della cella.

Vdd

Gnd

Vdd

Gnd

Vdd

Gnd

Vdd

Gnd Minima distanza

tra N-well

N-well

Figura 4.25 : per ottimizzare lo spazio, standard cells adiacenti devono essere posizionate in modo da costituire un'unica N-well.

Per ottimizzare la compattezza del layout, standard cells adiacenti vengono posizionate in modo da creare un'unica grande N-well; infatti se ci fossimo limitati ad affiancarle avremmo dovuto rispettare la regola sulla minima distanza tra N-well con un consecutivo spreco di spazio, come illustrato in Figura 4.25.

Allo stesso scopo le righe di standard cell, che compongono il circuito, possono essere alternamente ruotate in modo da invertire i rail di alimentazione che vengono fatti combaciare come mostrato nella seguente figura.

Vdd Vdd

Vdd

Gnd Gnd Gnd

Figura 4.26 : le standard cells possono essere “ capovolte” una maggior compattezza.

Tuttavia, operando in questo modo, la metal1 può essere utilizzata solo per i rail di alimentazione e per piccole interconnessioni all’interno delle celle e, nel nostro caso, questo può costituire un problema in quanto abbiamo a disposizione solo tre livelli di metal. La soluzione che è stata adottata è quella che sfrutta i “routing channels”, ovvero degli spazi tra le righe di celle che vengono utilizzati per le connessioni. All’interno di questi canali abbiamo impiegato la metal 1 per realizzare le connessioni orizzontali e la metal 2 per quelle verticali, in modo da mantenere un certo ordine e ottenere tutti i collegamenti utilizzando solo due livelli di metallizzazioni.

Vdd Vdd

Vdd

Gnd Gnd Gnd

Routing channels

Figura 4.27 : struttura che utilizza i routing channels.

Come esempio di layout per un circuito digitale riportiamo quello della logica di controllo del linearizzatore

Figura 4.28: layout della logica di controllo del linearizzatore.