CAPITOLO 4
CONCLUSIONI
4.1 Futuri sviluppi del progetto ed alcune potenziali problematiche relative.
4.2 Successivi test del sistema.
Paragrafo 4.1 - Futuri sviluppi del progetto ed alcune potenziali problematiche relative.
Per concludere la discussione del lavoro svolto è stato ritenuto opportuno tracciare le guide di massima per futuri sviluppi del progetto in questione.
Come annunciato nel capitolo 3, la simulazione di tutte le celle connesse in cascata è alquanto dispendiosa nei termini di potenza del calcolo e dei tempi di attesa per i dati da elaborare. Intanto è necessario assicurarsi che i diversi blocchi funzionali che, come visto nel capitolo precedente, hanno delle ottime performance, abbiano ancora delle prestazioni altrettanto soddisfacenti e rientranti nelle specifiche quando vengono connessi tra di loro. Il degrado delle prestazioni del sistema composto può essere dovuto alle molteplici cause. In seguito sono menzionate alcune di esse.
1) Una stima poco esatta della capacità di carico del campionatore. Si ricorda che il carico capacitivo del suddetto blocco è valutato come la somma delle capacità dei transistor d’ingresso dei 63 comparatori a cui è anteposto e tali capacità sono state ricavate da una simulazione a parte. La variazione delle condizioni operative di ogni singolo comparatore, visto il loro numero elevato, si ripercuote in maniera ben accentuata sulla capacità complessiva connessa al nodo di uscita del comparatore, introducendo delle modifiche nelle sue caratteristiche di guadagno e di precisione; in caso di necessità può essere utile ridimensionare i transistor degli switchs complementari per renderli più resistivi oppure aumentare la capacità di tenuta assicurandosi comunque che questa modifica non provochi un significativo peggioramento delle caratteristiche del preamplificatore nei termini di banda e di stabilità di modo comune.
2) Dal momento in cui il sistema è connesso in un unico blocco la capacità totale che i segnali di sincronizzazione (CLK0 e NCLK0) devono pilotare è costituita dalla somma delle capacità pilotate in ogni singola simulazione finora svolta.
Dunque è importante verificare che anche nelle nuove condizioni i suddetti segnali siano in grado di svolgere le funzioni a loro affidate senza un eccessivo degrado delle principali caratteristiche quali i tempi di salita e di discesa, il jitter della frequenza operativa, l’ampiezza dell’impulso. In caso delle significanti
rigenerazione del segnale di clock nei punti critici; per far ciò possono bastare un numero pari degli inverter connessi in cascata e posti sul percorso del segnale di sincronizzazione, altrimenti sarà necessario rincorrere alle tecniche più raffinate.
3) Il problema di crosstalk dovuto alle interazioni indesiderate dei componenti che costituiscono la parte analogica e quella digitale. In effetti, le simulazioni del preamplificatore, nel momento in cui sono state eseguite nelle condizioni di isolamento dall’ADC, non hanno tenuto conto delle reciproche influenze tra questi due blochi. L’ottimizzazione delle prestazioni dal punto di vista di crosstalk è affidato alla realizzazione a livello di layout.
Paragrafo 4.2 – Successivi test del sistema.
Per completare l’analisi dell’interfaccia elettronica oggetto della tesi deve essere eseguita una serie di test di worst case (casi peggiori) per accertare la robustezza del sistema e la sua adiacenza alle specifiche richieste nei casi estremi delle condizioni operative. La probabilità del verificarsi contemporaneo di tutte le condizioni estreme è in realtà molto bassa; questo evento è dovuto alle variazioni della temperatura, della tensione di alimentazione ed altro. Oltre ai modelli tipici dei transistor MOS esistono i modelli ss (slow-slow) e ff (fast-fast) che tengono in considerazione le variazioni tecnologiche. Al variare di tutti questi parametri variano le prestazioni dell’intera architettura che deve comunque svolgere le sue funzioni con le prestazioni nei limiti previsti dalle specifiche.
Il Design Kit di Cadence fornisce gli strumenti necessari per effettuare questa analisi parametrica.
È necessario evidenziare che durante i test del blocco convertitore alla frequenza del segnale in ingresso è stata la stessa per tutte le simulazioni svolte; per completezza si devono ricavare i valori del SNR, SNDR ed ENOB facendo variare la frequenza operativa in un certo intervallo di frequenze d’interesse. Può inoltre essere utile ricavare i paramenti DNL e INL che caratterizzano la linearità differenziale ed integrale dell’intero sistema, il procedimento che richiede gli algoritmi di interpolazione ed approssimazione non banali.
Infine, le simulazioni finali si effettuano sul layout dell’interfaccia elettronica e servono ad effettuare l’estrazione dei parassiti. Questo procedimento può comportare ulteriori variazioni delle prestazioni.
Per concludere il lavoro della tesi facciamo un breve riassunto dei risultati ottenuti.
Tecnologia CMOS 0.13µm
Alimentazione 1.2V
f-3dB
314MHz@0dB 323MHz@10dB 362MHz@20dB
Guadagno in DC
0.29dB@0dB 10.41dB@10dB 21.43dB@20dB
Step di guadagno 10dB
SNR
28.4346dB@0dB 35.7658dB@10dB 38.3617dB@20dB
HD3
43.05dB@0dB 53.47dB@10dB 48.02dB@20dB
Consumo di corrente
4.125mA@0dB 4.552mA@10dB 7.158mA@20dB
Consumo di potenza
4.9334mW@0dB 5.4624mW@10dB 8.5896mW@20dB
Tabella 4.2.1 Risultati ottenuti. Preamplificatore.
Tecnologia CMOS 0.13µm
Alimentazione 1.2V
SNR 37.2876dB
SNDR 37.0666dB
ENOB 5.8649
HD3 49dB
Consumo di corrente 47.05mA
Consumo di potenza 56.46mW
Tabella 4.2.2 Risultati ottenuti. Convertitore analogico-digitale.
[1] Hui Teo et al., “ A 90nm CMOS Variable-Gain Amplifier RSSI Design for Wide-band Wireless Network Application”, IEEE 2006
[2] Rehzar Razavi, “RF Microelectronics”, Prentice Hall PTR
[3] Millman Jacob, Halkias Christos C., “Microelettronica”, Bollati Boringhieri
[4] Alan V. Oppenheim, Ronald W. Schafer, John R. Buck, “Discrete-Time Signal Processing”, Prentice Hall
[5] P. Spirito, “Elettronica Digitale”, Mc Graw-Hill Companies
[6] Palm William J., “Matlab 7. Per l’ingegneria e le scienze”, Mc Graw-Hill Companies
