Capitolo 5
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Capitolo 5
Conclusioni
L’H.264/MPEG-4 Advanced Video Codec (AVC) permette di raggiungere la stessa qualità visiva dell’H.263 e MPEG-4 Single Profile con una riduzione in termini di bit-rate del 50% grazie all’introduzione di nuove caratteristiche che migliorano l’efficienza ma comportano però un aumento del costo di implementazione. Il maggior contributo all’aumento dell’efficienza di codifica e della complessità di implementazione è dovuto all’introduzione di nuove caratteristiche della predizione inter frame; mentre nei precedenti standard la stima del moto del frame corrente faceva riferimento a un solo frame precedente e a blocchi dell’immagine di dimensione 16x16-pixel, l’H.264/AVC considera molteplici frames di riferimento e diverse dimensioni dei blocchi in esame. Sebbene la computazione richiesta da blocchi di dimensioni minori può essere ridotta considerando la sovrapposizione che si crea tra blocchi nel flusso di dati durante i calcoli il costo della stima del moto nell’H.264/AVC è ancora proibitivo.
Lo stimatore del moto nel H.264/AVC riceve in ingresso il frame corrente e fino a 5 frames di riferimento e produce come uscite le minime SADs (SADmin) e il relativi vettori di moto (MVs) per ogni blocco 16x16 dell’immagine e per ogni sottopartizione in blocchi più piccoli (fino ai 4x4). Come esempio, implementare l’algoritmo di FS per una sequenza video CIF (352x288 pixels) a 30 Hz richiede più di 16x100/sec operazioni di valore assoluto di differenze tra differenze tra pixel (dati a 8-bit). Questi requisiti così elevati di calcolo e di memoria (e il conseguente consumo di potenza in realizzazioni hardware dedicato o sistemi basati su software) rappresentano una seria sfida di progettazione per sistemi elettronici con limitate risorse (di calcolo, di memoria, e di consumo energetico) come dispositivi wireless.
In questa tesi viene presentata una tecnica di stima del moto che sfrutta le variazioni del segnale in ingresso per configurare dinamicamente la dimensione dell’area di ricerca e il numero di frames di riferimento per una ricerca esaustiva. Tale comportamento permette di ottenere, per applicazioni che variano da bit-rate di pochi Kbit/sec fino a molti Mbit/sec, la stessa efficienza di compressione dell’algoritmo di FS con molteplici frames di riferimento e varie dimensioni dei blocchi evitando però calcoli che non portano a sensibili miglioramenti dell’efficienza di compressione. Si riesce dunque ad ottenere una notevole riduzione di complessità da un fattore 2 fino a 25 a seconda della
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152 diversa attività di moto del video in ingresso. I risparmi in termini di riduzione di complessità sono particolarmente rilevanti a bassi bit-rate ma ottengo comunque un sensibile guadagno per tutta la gamma di applicazioni video a vari bit-rate. Dall’analisi svolta nel paragrafo 3.6 inoltre si osserva come si possa ulteriormente modificare l’algoritmo proposto per utilizzare un’area di ricerca con centro fisso, condizionata alla stima della SAD, in modo da poter ridurre ulteriormente il consumo di potenza, sfruttando il riutilizzo dei dati nella memoria interna e limitando l’accesso alla memoria esterna al chip, senza avere un peggioramento rilevante di prestazioni.
Dai risultati ottenuti effettuando la sintesi del circuito che implementa l’algoritmo proposto in 3.4.3 si evince che l’introduzione di tale circuito comporta una modesta occupazione di area e un incremento del tempo necessario per la codifica di un singolo macroblocco dell’1%. L’utilizzo dello stimatore di moto proposto consente d’altra parte una riduzione di potenza dissipata che varia da un fattore 1,9 a un fattore 4,5.
