Collaudo dei circuiti combinatori

(1)

Collaudo dei circuiti

combinatori

(2)

Stru%ura interna di un ATE

Internal Structure of the ATE

STIL 1.0;

Test Program

P tt

Chip Under Test

Pattern Memory Clocking

(CUT)

Pin

ElectronicsPin

ElectronicsPiPinPinPin ⁿ^al BusGenerators

System Electronics

Electronics Electronics ElectronicsPin ElectronicsPin ElectronicsPin

Electronics _Inter

n

Analyzers

System Controller

Disk

Workstation Disk

Advanced Reliable Systems (ARES) Lab. Jin-Fu Li, EE, NCU 12

Source: H.-J. Huang, CIC

ATE Test Operation

STIL 1.0;

Pattern TestTest

Program Pattern

Memory

Expected Response

Compare Output Compare

Output

Input Drivers

p

Input Pass/Fail

Actual Response CUT

Input Stimulus

Local Local Per-Pin Memory

(3)

Operazioni Test dell’ATE

ATE Test Operation

STIL 1.0;

Memory

Output

p

ATE Test Operation

STIL 1.0;

Memory

Output

p

(4)

Ragioni economiche del test

•  I chip devono essere testa= prima di essere

assembla= in PCB, che a loro volta, devono essere testa= prima di essere assembla= in sistemi

•  La legge del 10

–  Se il guasto in un chip non è rilevato dal test del chip allora trovare il guasto a livello di PCB costa dieci volte di più

–  Analogamente, se un guasto su una board non è trovato dal PCB tes=ng, allora trovarlo a livello di sistema costa dieci volte di più che a livello di board

–  Alcuni dicono che la legge dovrebbe essere chiamata del 20 I Chip, le board, e i sistemi sono sempre più complessi

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Perchè serve un modello di guasto?

•  I test delle funzioni di I/O sono inadeguate per la produzione (tempi e copertura)

•  I difetti reali (spesso meccanici) sono troppo numerosi e spesso non analizzabili

•  Un modello di guasto permette di identificare gli obiettivi del collaudo

•  Un modello di guasto rende possibile l’analisi dei guasti

•  Efficacia misurabile dagli esperimenti

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Alcuni difeK reali nei chip

§  Difetti di processo

§  Missing contact windows

§  Parasitic transistors

§  Oxide breakdown

§  . . .

§  Difetti di Materiale

§  Bulk defects (cracks, crystal imperfections)

§  Surface impurities (ion migration)

§  . . .

§  Malfunzionamenti dipendenti dal tempo

§  Dielectric breakdown

§  Electromigration

§  . . .

§  Malfunzionamenti da packaging

§  Contact degradation

§  Seal leaks

§  . . .

Ref.: M. J. Howes and D. V. Morgan, Reliability and Degradation - Semiconductor Devices and Circuits, Wiley, 1981.

(7)

DifeK osserva= nei PCB

Defect classes Shorts

Opens

Missing components Wrong components

Reversed components Bent leads

Analog specifications Digital logic

Performance (timing)

Occurrence frequency (%) 51

1 6 13 6 8 5 5 5

Ref.: J. Bateson, In-Circuit Testing, Van Nostrand Reinhold, 1985.

I difetti su PCB sono diversi dai chip VLSI

(8)

Tipici modelli di guasto

•  Singoli guasti di tipo stuck-at

•  Guasti tipo Transistor open and short

•  Guasti sulle memorie

•  Guasti sulle PLA (stuck-at, cross-point, bridging)

•  Guasti funzionali (processori)

•  Delay faults (transition, path)

•  Guasti analogici

•  Per più dettagli sui modelli:

M. L. Bushnell and V. D. Agrawal, Essentials of Electronic Testing for Digital, Memory and Mixed-Signal VLSI Circuits, Springer,

2000.

(9)

Modello di guasto stuck-at

•  Modello di di singolo guasto stuck-at: non è prevista la presenza di guasti multipli

•  Metodologie per la generazione dei vettori di test sui circuiti combinatori

– In ogni circuito vengono individuati “fault sites”

– su ciascun site si possono verificare stuck-at

faults (0 1)

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Metodi di rilevazione

•  Il collaudo esaustivo di un circuito combinatorio con n ingressi richiederebbe l’applicazione di 2ⁿ vettori

•  Un guasto in un circuito combinatorio deve essere controllato e osservato

–  controllato: il valore opposto a quello guasto deve essere forzato sul sito del guasto

–  osservato: il valore risultante deve essere propagato alle uscite (PO)

•  Il numbero di guasti che devono essere rilevati si

riducono tramite regole sulla equivalenza e dominanza dei guasti

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Singolo guasto Stuck-at

•  Il singolo guasto stuck at è definito da tre proprietà:

•  Il guasto può essere all’ingresso o all’uscita di una porta logica ovvero sulle linee

•  Solo una linea per volta è guasta

•  La linea guasta è permanentemente fissa a 0 o 1

•  Esempio: circuito XOR ha 12 fault sites ( ) e 24 singoli guasti stuck-at

a b

c d

e f 1

0

g h 1 i

s-a-0

j

k

z 0(1)

1(0)

1 vettore di test per il guasto h s-a-0

Valore corretto del circuito valore del circuito guasto

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Equivalenza dei guasti

•  Il numero dei siti di guasto in un circuito booleano è:

= #PI + #(porte logiche) + # (rami di fanout)

•  Fault equivalence: (Equivalenza dei guasti) due guasti f1 ed f2 sono equivalenti se tutti i vettori di collaudo che rilevano f1 rilevano anche f2.

•  Se i guasti f1 ed f2 sono equivalenti allora le

corrispondenti funzioni affette da guasto sono identiche

•  Fault collapsing: (collassamento dei guasti) Tutti i guasti singoli di un circuito logico possono essere

suddivisi in sottoinsiemi disgiunti di equivalenza, dove tutti i guasti in un sottoinsieme sono equivalenti. Un

insieme di guasto collassato contiene un guasto da ogni sottoinsieme di equivalenza.

(13)

Regole di equivalenza

13

sa0 sa1

sa0 sa1 sa0

sa1

sa0 sa1

sa0 sa1 sa0

sa1

sa0

sa1 sa0

sa1

sa1 AND

NAND

OR

NOR

WIRE

NOT

FANOUT

(14)

Esempio di equivalenza

sa0 sa1 sa0 sa1

sa0 sa1

sa0 sa1

sa0 sa1 sa0 sa1

sa0 sa1

sa0 sa1 sa0 sa1

sa0 sa1

sa0 sa1

sa0 sa1

I guasti in rosso sono rimossi per equivalenza

20

Collapse ratio = ── = 0.625

32

(15)

sa0 sa1

sa1

sa1 sa1 sa0 sa1

sa0 sa1 sa0 sa1

sa0 sa1

sa0 sa1 sa0 sa1

sa0 sa1

Sa0 sa1

sa0 sa1

(21)

Esempio di dominanza

sa1 sa0 sa1

sa0 sa1

sa1

sa0 sa1 sa1

sa0 sa1

sa0 sa1 sa1

sa1

sa0

sa1

I guasti in blu sono rimossi per dominanza

(22)

Esempio di dominanza

sa0 sa1

sa1

sa0 sa1 sa1

sa0 sa1

sa0 sa1 sa1

sa0

15

Collapse ratio = ── = 0.47 32

(23)

Checkpoint

•  Primary inputs and fanout branches of a

combina=onal circuit are called checkpoints.

•  Checkpoint theorem: A test set that detects all single (mul=ple) stuck-‐at faults on all checkpoints of a

combina=onal circuit, also detects all single (mul=ple) stuck-‐at faults in that circuit.

VLSI Test Technology and Reliability, 2009-2010 CE Lab, TUDelft 22

! Primary inputs and fanout branches of a

combinational circuit are called checkpoints.

! Checkpoint theorem: A test set that detects all

single (multiple) stuck-at faults on all checkpoints of a combinational circuit, also detects all single (multiple) stuck-at faults in that circuit.

What if the circuit has no fanout?

Checkpoints

Total fault sites = 16 Checkpoints ( ) = 10

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Collaudo dei circuiti combinatori