l’ottimizzazione delle celle che costituiscono lo scheletro dell’architettura; in particolare si

Progettazione di un Mixer integrato a reiezione della

frequenza immagine per applicazioni WLAN a 5-6 GHz

Introduzione

Il fulcro di tutta la progettazione riguarda la piena conoscenza, l’indagine strutturale e

l’ottimizzazione delle celle che costituiscono lo scheletro dell’architettura; in particolare si

analizza la sezione che opera la traslazione di frequenza (sezione a RF), i blocchi che

realizzano la reiezione della frequenza immagine (sezione IF), senza trascurare la sezione

che genera i segnali di pilotaggio del Downconverter (sezione LO). La linea guida che

accomuna tutte le sezioni consiste nella realizzazione di uno schema che rispetti le

funzionalità proprie delle applicazioni Wireless. Di tutti gli schematici progettati verranno

scelte le configurazioni di lavoro e sarà fornita una descrizione dei parametri caratteristici

su cui intervenire durante la fase di simulazione al fine di raggiungere le specifiche

richieste dal progetto. A questo proposito, inizialmente viene illustrato il flusso progettuale

che è stato seguito durante la fase di progettazione e realizzazione del lavoro; queste

indicazioni possono essere generalizzate ed applicate alla progettazione di un qualsiasi

blocco circuitale. Particolare attenzione viene inoltre riservata alla tecnologia al SiGe a

nostra disposizione.

4.1 Flusso di progetto

La progettazione full-custom del Mixer, oggetto di questo lavoro di tesi, è stata svolta seguendo delle precise linee guida. In particolare, si è scelto di utilizzare prima una indagine generale, analizzando e studiando gli strumenti a disposizione e l’architettura circuitale, per arrivare poi al caso particolare, quindi alle simulazioni e alla realizzazione definitiva (top-down design). Riportiamo di seguito le fasi di un tipico flusso di progetto circuitale, descrivendone le fasi rilevanti in accordo alla Fig. 4.1.

Fig. 4.1: Flusso di progetto

9 Il primo passo da compiere, indipendentemente dal tipo di simulatore utilizzato, è la definizione delle specifiche di progetto. Per quanto riguarda questo lavoro di tesi, ci si riferisce alla tabella 5.1 riportata in §5.2 .

9 Prima di scegliere il simulatore occorre esaminare e controllare le proprietà della

tecnologia a disposizione; i files di tecnologia andranno collegati alla libreria del

simulatore.

9 Il primo test (creazione dello schematico e relativa simulazione) riguarda la caratterizzazione degli elementi di libreria a disposizione del progettista. In Cadence ciò è possibile aprendo la vista “schematic” del circuito, instanziando tutti i componenti necessari e lanciando la simulazione. Questo punto può essere ignorato se la fonderia ha fornito le caratteristiche complete degli elementi circuitali.

L’ambiente di simulazione analogica integrato in Cadence Design Framework è Analog Artist; tale ambiente implementa più simulatori, fra i quali è presente anche SpectreRF, utilizzato per questo lavoro di tesi e descritto nel capitolo3.

9 Successivamente si passa alla realizzazione circuitale della architettura prescelta.

Come anticipato, ogni singolo circuito viene creato come file di libreria, associato alla tecnologia utilizzata, e all’interno di quest’ultima si realizzano le diverse viste del circuito, di cui la prima è appunto quella schematic e le altre sono eventuali viste simboliche (symbol).

9 Il passo successivo riguarda la simulazione dello schematico realizzato. Le simulazioni permettono di valutare la bontà del lavoro e di indirizzare le scelte successive. Questa è la fase più onerosa e delicata: se i risultati non concordassero con le specifiche richieste dal progetto, si dovrà ritornare al punto iniziale, magari riprogettando il blocco o, semplicemente, intervenire in maniera “mirata” su una sezione del circuito. In questa fase è fondamentale l’esperienza del progettista;

infatti, una accurata conoscenza teorica del circuito e una critica ispezione dei risultati, permette di riconoscere il punto di re-design e l’ottimizzazione circuitale.

9 Appena le simulazioni forniscono risultati soddisfacenti, si passa al disegno del Layout (nella relativa vista layout dell’ambiente di simulazione). Anche in questa fase, il progettista deve essere particolarmente attento alle regole di layout (Design Rules), peraltro fornite con il design-kit della fonderia.

9 Per verificare che il layout realizzato rispetti le regole imposte dalla tecnologia, si effettua un controllo di tali regole, direttamente dalla vista layout, usando il tool Design Rule Checker (DRC).

9 Se il DRC non evidenzia errori, sempre dalla medesima finestra di layout, si

provvede all’estrazione dei componenti parassiti generati durante la stesura del

layout. Viene così creata una ulteriore vista circuitale (vista extracted), sulla quale

verranno condotte, successivamente, le simulazioni post-layout e verificare le effettive prestazioni del circuito.

9 A questo punto, si lancia il Layout Versus Schematic (LVS), un tool che verifica la corrispondenza elettrica fra schematico e layout. Eventuali errori andranno ricercati, evidentemente, nel layout. Si salta al passo successivo solo se si verifica piena e completa corrispondenza (matching circuitale).

9 Infine, si lanciano le simulazioni post-layout, utilizzando gli state

^{( )1}

utilizzati in fase di progettazione da schematico. Eventuali discordanze con i valori ricavati durante le simulazioni pre-layout, impongono la riprogettazione circuitale; gli interventi potranno riguardare lo schematico (e migliorare ulteriormente le prestazioni), il layout (minimizzando i parassiti) o entrambi.

4.2 La tecnologia a nostra disposizione

Per la realizzazione di questo lavoro di tesi è stata usata la tecnologia BiCMOS 0.35 µm (con la parte bipolare in eterostruttura al Silicio-Germanio, SiGe) di Austriamicrosystems (AMS).

Questo tipo di processo tecnologico sta ormai sostituendo le tradizionali CMOS e Bipolari e si sta rivelando particolarmente efficiente nelle applicazioni a Radiofrequenza.

La tecnologia SiGe

^{( )2}

rappresenta il complemento ideale dei processi CMOS e BiCMOS, grazie alla sua capacità di assicurare elevati livelli di flessibilità e di prestazioni. Infatti, rispetto alle altre tecnologie in Silicio i vantaggi più significativi consistono nella elevata affidabilità, in una maggiore velocità, in consumi di potenza ridotti e analoga facilità di lavorazione. Attualmente la tecnologia al SiGe [16-19] è comunemente impiegata nella produzione di tutti quelle applicazioni che lavorano ad altissima frequenza, come Wireless LANs, Bluetooth, Direct TV cable, Tuners, Cordless phones, Ethernet, set-top box satellitari, sistemi radar per automobili, chip per cellulari ma anche PDA o articoli elettronici di vasto consumo.

( )1

Per la definizione, il salvataggio e l’uso degli state si rimanda al Capitolo 3.

( )2

Le caratteristiche tecnologiche del semiconduttore composto SiGe sono descritte in Appendice.

La tecnologia BiCMOS permette al progettista di trarre vantaggio dalle caratteristiche peculiari di entrambi i tipi di dispositivi. Infatti, se da un lato presenta i vantaggi di realizzare dispositivi a basso costo, di dimensioni ridotte e piccoli tempi di transito dei portatori nei dispositivi attivi con conseguente aumento in termini di mobilità (caratteristiche tipiche delle tecnologie CMOS, usate per applicazioni digitali), dall’altro presenta transistor bipolari caratterizzati da una frequenza di taglio massima superiore ai 60 GHz, bassa rumorosità, elevati guadagni di corrente, basse resistenze di base e ragionevoli capacità parassite (proprietà tipiche delle tecnologie bipolari con prestazioni di altissimo livello). In altri termini, i dispositivi realizzati con questa tecnologia oltre ad una maggiore velocità, assicurano migliori prestazioni a parità di potenza dissipata. Inoltre, la tecnologia BiCMOS al SiGe presenta alte resistività di substrato (basse conduttività), migliorando di molto l'isolamento al rumore e permettendo fra l’altro di realizzare induttori integrati con fattori di qualità sempre più elevati.

La tecnologia BiCMOS al SiGe integra i dispositivi bipolari con eterostrutture

^{( )3}

epitassiali di Silicio e Germanio su un substrato per processo CMOS e permette di implementare isolamenti del tipo "deep trench" che, oltre a fornire vantaggi sul fronte della riduzione del rumore e delle interferenze tra sezioni circuitali adiacenti, permette una utilizzazione piu’ efficiente e razionale dell’area attiva del chip.

4.3 Schema a blocchi generale di riferimento

In accordo con le specifiche di progetto (cfr §5.2), la realizzazione della conversione a frequenza intermedia f

IF

a partire da un segnale di antenna f

RF

(in uscita dal LNA) con una elevata reiezione della frequenza immagine ed alta linearità, non permette l’impiego di un mixer basato soltanto sull’uso della cella di Gilbert. Il progetto può essere suddiviso in tre parti: la sezione LO (filtro polifase PPOL e Amplificatore Differenziale), il blocco a RF (costituito dal downconverter per la conversione da f

RF

a f

IF

) e la parte IF (buffer, PPIF e sommatore).

Lo schema a blocchi di riferimento è riportato in Fig. 4.2.

( )3

La eterostruttura di Silicio e Germanio è un semiconduttore composto derivato dal silicio, introdotto per

la prima volta nel 1986 da IBM.

Fig. 4.2: Schema a blocchi di riferimento

La Cella di Gilbert costituisce il blocco principale, usato come mattone di partenza dell’intero progetto. In seguito esso è stato corredato da blocchi aggiuntivi (ma non per questo di minore rilievo ed importanza) permettendo di raggiungere gli obiettivi prefissati.

Si osserva la presenza di due Filtri Polifase (usati per scopi differenti: uno per la generazione delle componenti in fase e quadratura e l’altro per discriminare la frequenza immagine), l’uso di un blocco di amplificazione, di un separatore ed infine di un sommatore (necessario per la reiezione della frequenza immagine, come richiesto dall’architettura di Hartley).

Le linee guida alla progettazione analitica dei blocchi precedenti sono riportate nel paragrafo successivo, mentre la progettazione specifica per il corretto dimensionamento e la realizzazione dei relativi layout, viene fatta mediante l’uso del simulatore (Cap. 5 e 6 ).

4.4 Descrizione e progettazione analitica dei singoli blocchi circuitali

Lo schema realizzato deriva da inevitabili considerazioni di compromesso fra le

esigenze di progetto e la complessità circuitale. Il raggiungimento del migliore trade-off fra

le numerose specifiche del progetto è stata una presenza costante durante tutta la

progettazione. In particolare si è fatto uso del tipico “esagono del compromesso” (Fig. 4.3).

Fig. 4.3: Relazioni di interdipendenza fra le specifiche di un progetto

4.4.1 Filtri Polifase

Le architetture impiegate nella progettazione e realizzazione dei moderni sistemi di comunicazione prevedono l’uso di opportuni sistemi per la generazione di due segnali a quattro fasi in quadratura partendo da un unico segnale differenziale (per il pilotaggio dei transistori della sezione “switching” delle celle di Gilbert) e per la reiezione della frequenza immagine (il cui tono centrale si trova a f

_imm

= f

_RF

+ 2f

_IF

= 2f

_LO

− f

_RF

). Naturalmente le esigenze di miniaturizzazione impongono la riduzione dello spazio occupato sul chip, l’eliminazione di eventuali componenti off-chip, il basso consumo e, contemporaneamente, la riduzione dei costi. La soluzione alle precedenti richieste è l’utilizzo di una rete passiva: i filtri polifase (PP). Essi, infatti, risolvono ed ottimizzano sia il problema dello sfasamento che della reiezione della frequenza immagine.

(a) (b)

Fig. 4.4: Generico Filtro Polifase (a) e blocco elettrico equivalente (b)

Un filtro polifase generico (PP) è una rete passiva a N ingressi e N uscite; nei mixer a

reiezione della f

imm

, essendo trattati segnali a quattro fasi si ha N 4 = . In Fig. 4.4 è mostrato

lo schema di un filtro a quattro fasi (a) ed il relativo blocco elettrico equivalente (b).

Naturalmente, è possibile comporre più blocchi di PP in cascata.

Per questo anello di impedenze, valgono le relazioni:

in in in

I = I

₊

− I

₋

; Q

_in

= Q

_in+

− Q

_in−

; I

_out

= I

_out+

− I

_out−

; Q

_out

= Q

_out+

− Q

_out−

da cui, le tensioni di uscita differenziali in fase (I) ed in quadratura (Q):

1 in 2 in

out

1 2

Z ( Q ) Z (I )

I Z Z

− +

= + e

_out ^{1 in 2 in}

1 2

Z (I ) Z (Q )

Q Z Z

= +

+

Nel seguito si farà sempre riferimento ad un PP con Z

₁

= e R Z

₂

= 1 C s , ed avente una frequenza centrale di funzionamento (o frequenza di accordo) pari a: f

_C

= 1 (2πRC) .

Come accennato in precedenza, il PP della sezione LO, ad uno o più stadi, viene usato per generare un segnale a quattro fasi simmetrico; per ottenere un segnale con tali caratteristiche occorre dare alcune definizioni [1, 6].

Un segnale polifase è un insieme ordinato di due o più vettori aventi la stessa frequenza, ma con fasi diverse.

Si definisce segnale polifase simmetrico un insieme di due o più vettori con la stessa ampiezza e tale che ognuno sia separato da quelli adiacenti dallo stesso intervallo di fase.

Ogni segnale polifase ha una sequenza con una polarità che dipende dall’ordine delle fasi dei vettori (fasori). Un segnale polifase ha una sequenza positiva se le fasi sono ordinate in senso orario e negativa se sono ordinate in senso antiorario. Nella Fig. 4.5 sono raffigurate le due possibili sequenze di un segnale a quattro fasi.

(a) (b)

Fig. 4.5: Sequenze di un segnale a quattro fasi: positiva (a) e negativa (b)

È stato dimostrato che ogni segnale polifase asimmetrico composto da N vettori può essere rappresentato come somma di N segnali polifase simmetrici.

Senza perdere di generalità, per il calcolo della relazione ingresso–uscita di un filtro a quattro fasi, nel caso generale in cui in ingresso si abbiano quattro fasori diversi con rispettive impedenze di sorgente qualsiasi , si fa riferimento all’anello di impedenze di Fig. 4.6. Nella stessa figura si è posto per semplicità

V i

Z i

Z=R+ 1 Cs .

Fig. 4.6: Schema generico di riferimento

Scrivendo le equazioni elettriche nella forma matriciale, si ricava il sistema (4.1):

1 1 1

2 a

2 2 b

c 3

3 3 d

4

4 4

2 1 1 1

V 0

Z Z Z Z

Z

1 2 1 1 V

V 0

Z Z Z Z

Z V

V

V 1 2 1 1

Z 0 Z Z Z Z V

V 1 1 2

Z Z 0 Z Z Z

⎡ ⎛ ⎞ ⎤

⎡ ⎤ ⎢ ⎜ + ⎟ − − ⎥

⎢ ⎥ ⎢ ⎝ ⎠ ⎥

⎢ ⎥ ⎢ ⎛ ⎞ ⎥

1

⎡ ⎤

⎢ ⎥ ⎢ − ⎜ + ⎟ − ⎥ ⎢ ⎥

⎢ ⎥ ⎢ ⎝ ⎠ ⎥ ⎢ ⎥

⎢ ⎥ = ⎢ ⎥ ⎢ ⎥ ⋅

⎢ ⎥ ⎢ − ⎛ + ⎞ − ⎥ ⎢ ⎥

⎢ ⎥ ⎢ ⎜ ⎟ ⎥ ⎣ ⎦

⎢ ⎥ ⎢ ⎝ ⎠ ⎥

⎢ ⎥ ⎢ ⎛ ⎞ ⎥

⎢ ⎥ ⎢ − − ⎜ + ⎟ ⎥

⎣ ⎦ ⎢ ⎣ ⎝ ⎠ ⎥ ⎦

( ) ^4.1

Invertendo la matrice delle impedenze ed eseguendo i calcoli si ricava il vettore (trasposto) delle soluzioni V = V

out

[

a

V

b

V

c

V

d

]

^T

, a partire dal vettore degli ingressi

T 3

1 2 4

in

1 2 3 4

V V V V

V = Z Z Z Z

⎡ ⎤

⎢ ⎥

⎣ ⎦ .

Nei casi pratici, per generare una sequenza simmetrica di segnali differenziali si possono usare due diverse configurazioni, entrambe riconducibili, tramite opportune trasformazioni, allo schema generale analizzato in precedenza:

(a) (b)

Fig. 4.7: Configurazioni circuitali di PP

Per riportarsi allo schema equivalente di Fig. 4.6, ed applicare i risultati precedenti, occorre sostituire alle Z _S due impedenze in parallelo di valore 2 Z _S . Nel primo caso si ha:

1 2 3 4

Z = Z = Z = Z = 2Z

_S

, V

₁

= V

₂

= , V V

₃

= V

₄

= − V e posto:

_S

S

2 1

Y = + Z 2Z , le generiche tensioni V

i

diventano:

_{a b}

S S

V V V

= = 2Z Y e

c d

S S

V V V

= = − 2Z Y ; quindi, dalla risoluzione del sistema (4.1) si ricavano le quattro componenti del vettore soluzione V

out

:

d a

out1 a

S

V V RCS+1 1 RCs

V R V

Z (RCS 1 4Z Cs) 1 RCs

+ − V

= + = ⋅

+ + +

a b

out2 b

S

V V RCS 1

V R V

Z (RCS 1 4Z V

Cs)

− +

= + =

+ +

b c

out3 c

S

V V RCS 1 1 RCs

V R V

Z (RCS 1 4Z Cs) 1 RCs

− + − V

= + = − ⋅

+ + +

c d

out4 d

S

V V RCS 1

V R V

Z (RCS 1 4Z V

Cs)

− +

= + = −

+ +

Considerando poi le rispettive uscite differenziali in fase e in quadratura (I e Q, rispettivamente), si ricava:

I out1 out3

s

RCs 1 1 RCs

V V V 2 V

RCs 1 4Z Cs 1 RCs

+ −

= − = ⋅

+ + + e

_{Q out2 out4}

S

RCs 1

V V V 2 V

RCs 1 4Z Cs

= − = +

+ +

quindi, nel dominio della frequenza,

^Q

I

V 1 R

V 1 RC

j j ω ω

= +

−

C il cui modulo vale

^Q

I

V 1

V = ∀ e ω la fase

^Q

I

V

V 2

π

⎛ ⎞

Φ ⎜ ⎟ =

⎝ ⎠ , per

RC

= 1

ω . Ossia, le uscite differenziali hanno moduli uguali per ogni frequenza, mentre sono effettivamente in quadratura solo in corrispondenza di

RC

= 1

ω , frequenza di accordo del filtro. Nel caso puramente teorico in cui Z

_S

= 0 , risulta

I

1 RCs

V 2 V

1 RCs

= ⋅ −

+ e V

_Q

= 2V , ma rimane immutato il rapporto

^Q

I

V 1 R

V 1 RC

j j ω ω

= +

− C

0

. È utile osservare che a vuoto, ossia quando l’impedenza di carico Z

_L

= , il guadagno in tensione sui due canali,

^I

3 1

V

V − V e

^Q

4 2

V

V − V , è sempre unitario.

Ancora con riferimento alla Fig. 4.7a, ed inserendo sui nodi di uscita le impedenze equivalenti di carico Z

_L

verso massa, lo studio analitico delle reti fornisce:

L I

L

V 2 Z V

R Z (1 RCs)

= ⋅ + + e

_Q ^L

L

Z RCs

V 2 V

R Z (1 RCs)

= ⋅ + +

Anche stavolta, rispetto alla situazione non caricata, il rapporto

^Q

I

V

V rimane invariato e lo sfasamento relativo è indipendente dalla Z

_L

.

Procedendo in maniera analoga, l’analisi della seconda configurazione (a vuoto), mostrata in Fig. 4.7b, conduce a: Z

₁

= Z

₂

= Z

₃

= Z

₄

= 2Z

_S

, V

₁

= , V V

₂

= V

₄

= 0 , V

₃

= − , V

e posto:

_S

S

2 1

Y = + Z Z , le tensioni V

i

diventano: V

_d

= V

_b

= , 0

S S

V V

a

= Z Y e

S S

V V

c

= − Z Y .

Quindi, dalla risoluzione del sistema (4.1) si ricavano le componenti del vettore soluzione

V

out

:

out1 a

S

R 1

V V 1

Z (RCS 1 2Z Cs)

⎛ ⎞

= ⎜ ⎝ − ⎟ ⎠ = + + V ,

_{out2 a}

S

R RCs

V V

Z (RCS 1 2Z Cs)

= =

+ + V ,

out3 c

S

R 1

V V 1

Z (RCS 1 2Z Cs)

⎛ ⎞

= ⎜ ⎝ − ⎟ ⎠ = − + + V ,

_{out4 c}

S

R RCs

V V

Z (RCS 1 2Z Cs)

= = −

+ + V . Considerando ancora una volta i segnali differenziali in quadratura, si ricava:

I out1 out3

S

V V V 2 V

RCs 1 2Z Cs

= − =

+ + e

_{Q out2 out4}

S

V V V 2RCs V

RCs 1 4Z Cs

= − =

+ + ,

e quindi, nel dominio della frequenza,

^Q

I

V RC

V = j ω che porta ad avere = 1

I Q

V

V per

1

ω = RC e

^Q

I

V

V 2

π

⎛ ⎞

Φ ⎜ ⎟ =

⎝ ⎠ ∀ . Si evidenzia che stavolta i segnali sono sempre in ω quadratura, ma il modulo è unitario solo alla frequenza centrale. Considerando ancora una volta il caso puramente teorico in cui Z

_S

= , risulta 0 V

_I

2 ¹ V

1 RCs

= ⋅ + e

Q

V 2 RCs V 1 RCs

= ⋅ + , con il rapporto

^Q

I

V RC

V = j ω invariato. Discorsi del tutto analoghi valgono nella situazione caricata: il rapporto

^Q

I

V

V non cambia e lo sfasamento relativo è ancora indipendente dalla Z

_L

.

Rispetto alla configurazione analizzata in precedenza, stavolta i guadagni in tensione a vuoto sui due canali,

^I

3 1

V

V − V e

^Q

4 2

V

V − V , non sono unitari, ma risultano pari ad 1 2 ; pertanto a parità di uscita sembrerebbe necessario un livello di segnale in ingresso di 3dB superiore. In realtà, l’impedenza di ingresso di quest’ultima configurazione è doppia dell’altra e quindi il suo effetto caricante sul sintetizzatore di frequenza è minore.

Inoltre, se vale , allora a parità di V il primo schema produce uscite di ampiezza maggiore rispetto al secondo, permettendo di usare un amplificatore differenziale in uscita al filtro con guadagno minore (segnali LO per pilotare il mixer con livelli sufficientemente ampi). Però, poiché un errore di fase incide maggiormente sul rapporto di

4Z Cs

S

<< RCs+1

reiezione dell’immagine rispetto ad un errore di ampiezza, di solito si privilegia la seconda topologia.

Impedenze: Supponendo di pilotare la rete PP con un segnale polifase simmetrico qualsiasi (cioè con una sequenza di fasori positiva o negativa), la Z

in

all’ingresso i-esimo si calcola come rapporto V I . Uno schema di riferimento per il calcolo delle impedenze di

_{i i}

ingresso è riportato in Fig. 4.8. Discorsi analoghi valgono per l’uscita Z

out

.

Fig. 4.8: Rete per il calcolo delle impedenze di ingresso

Le impedenze di ingresso e di uscita risultano essere dipendenti dalla ω; pertanto, nel caso di segnali a banda larga è necessario inserire dei circuiti separatori all’ingresso (uscita), in modo che la Z

in

del filtro (buffer) sia molto minore di Z

out

del buffer (filtro PP), per evitare che le componenti vengano attenuate o saturino lo stadio successivo.

Il calcolo analitico della Z

in

conduce a:

_in ^L

L

R Z (RCs 1) Z 2Z Cs RCs 1

+ +

= + + ; questa espressione, valutata alla frequenza di accordo fornisce: (R jR) 2 − e non dipende né dalla frequenza, né dal carico Z

L

.

Errori: Anche se il ricevitore lavora con una frequenza LO fissa, a causa delle tolleranze con cui sono realizzate le R e C del filtro polifase, è facile che la condizione

LO

1

ω = RC non venga rispettata, generando così le e con ampiezze diverse. Nel progettare il PPOL è conveniente che i segnali utili di uscita e abbiano le stesse ampiezze. Il problema della minimizzazione dell’errore sui moduli è molto sentito, per non incorrere in un errato pilotaggio delle celle di Gilbert e quindi in uno sbilanciamento circuitale con conseguente degrado delle prestazioni complessive. Anche nella sezione IF, il

V

I

V

_Q

V

I

V

_Q

fatto che i segnali e in uscita al Mixer non abbiano la stessa ampiezza o non siano esattamente in quadratura contribuisce al degrado delle prestazioni generali del circuito progettato. Occorre perciò cercare un intervallo di banda abbastanza ampio su cui

V

I

V

_Q

Q I

V 1

V = ed al contempo migliorare le proprietà di reiezione dell’immagine, nonché la robustezza alle tolleranze del processo di integrazione. Ciò si realizza ponendo due o più filtri in cascata (Fig. 4.9).

Fig. 4.9: Esempio di PolyPhase Filter a tre stadi

D’altra parte, però, l’inserimento di più stadi in cascata può provocare una diminuzione del guadagno di tensione nonché un sostanziale aumento della cifra di rumore (NF). Vale la pena, perciò, fare qualche ulteriore considerazione sul calcolo del guadagno e la successiva ottimizzazione dei parametri dei PP in cascata.

A tal fine, si può schematizzare il PP, ad uno o più stadi, con un circuito lineare equivalente (Fig. 4.10) pilotato da un segnale polifase opportuno V

S

:

Fig. 4.10: Circuito equivalente del PP

Nello schema precedente si è posto: Z

_in

= Z

_out

= + R jX , impedenze di ingresso e di uscita del PP; A

V0

, guadagno in tensione a vuoto del PP; Z

S

, impedenza di uscita dello stadio pilota o di sorgente; Z

L

, impedenza di ingresso dello stadio a valle o di carico.

Il calcolo della funzione di trasferimento (f.d.t.) V V

_{u s}

fornisce:

u in L

V0

s in S out

V V

Z Z

A

Z Z Z Z

L

= ⋅ ⋅

+ +

Nell’ipotesi di lavorare nell’intorno della frequenza centrale del PP, vale:

in out

Z = Z ≅ ( R − jR ) 2 ; quindi, la f.d.t. decresce sia per valori troppo alti di R sia per quelli troppo bassi. La massimizzazione della f.d.t. di un singolo stadio passa attraverso la ricerca del valore ottimale R e porta, iterando il procedimento, alla migliore scelta dei valori delle resistenze di tutti gli stadi. Si può dimostrare che il valore ottimo per le R

i

segue la regola:

i i 1 i 1

R = R

₋

⋅ R

₊

.

Nel caso di nostro interesse, il PPIF è costituito da tre stadi in cascata; nell’analisi del secondo stadio risulta quindi: Z

_S

= Z

_outPP1

= R

₁

(1 − j ) 2 e Z

_L

= Z

_inPP3

= R

₃

(1 − j ) 2 , da cui

2 1 3

R = R R ⋅ .

Seguendo il procedimento appena descritto, le resistenze verranno disposte con valori sempre crescenti, tanto che le ultime raggiungono qualche KΩ; pertanto, all’aumentare del numero di stadi corrisponde un notevole peggioramento della NF e del range dinamico del circuito complessivo. Si potrebbe pensare di diminuire il valore della R , ma così facendo il

₁

primo stadio avrà una bassa tale da caricare lo stadio a monte del PP (circuito pilota).

Pertanto, sia la scelta delle Z

in

R che delle relative

i

risulta essere un ulteriore compromesso fra le diverse esigenze progettuali.

C

i

Usare più stadi in cascata apporta benefici in termini di banda e di immunità alle

tolleranze, ma ha anche qualche aspetto negativo. Un filtro ad uno stadio, non caricato,

produce un guadagno di 0dB (A

V

=1) su ogni ramo di uscita rispetto all’ingresso

corrispondente. Se, però, il filtro è seguito da uno stadio identico, il guadagno si tramuta in

una perdita di 3dB. Quindi più stadi in cascata attenuano il segnale polifase, richiedendo

l’uso di amplificatori. Per ridurre l’attenuazione si può progettare il filtro a più stadi in

modo che la R di ogni stadio sia maggiore di quella che dello stadio che precede. Le R del

primo non possono essere troppo piccole per non caricare troppo il circuito a monte e le R dell’ultimo non possono essere troppo grandi affinché il filtro non sia troppo caricato dal circuito a valle. Inoltre, le R dell’ultimo stadio sono quelle che contribuiscono maggiormente alla NF, in quanto il rumore di quelle precedenti è attenuato dalla cascata di stadi, anche per questo non può essere arbitrariamente grande [2].

Inoltre, il valore delle resistenze dell’ultimo stadio è limitato anche dalla capacità parassita associata al substrato che genera una frequenza di cut-off responsabile dell’introduzione del rumore di fase. La frequenza di cut-off è data dalla relazione:

2

1 2

R

ox

f ⁼ π ρ L

_,

C in cui ρ

_,

è la resistenza di quadro, L è la lunghezza del resistore, è la capacità verso il substrato per unità di area.

C

ox

Come si è visto, con molti blocchi PP in cascata (tipicamente maggiori di 4) le resistenze degli ultimi stadi dovranno essere elevate e quindi si degrada la NF complessiva.

Inoltre, si avrà una inevitabile attenuazione del segnale utile. Un’alternativa potrebbe essere quella di effettuare il filtraggio in due fasi distinte ed usare Buffer ed amplificatori in cascata per separare le sezioni, sopperire all’attenuazione e mantenere il rapporto segnale- rumore su valori accettabili. Uno schema a blocchi che utilizza queste considerazioni è mostrato in Fig. 4.11. Le simulazioni effettuate hanno evidenziato che nel nostro progetto non è necessario usare questa filosofia poichè la NF e la reiezione rispettano le specifiche.

Fig. 4.11: Sdoppiamento del PP

Reiezione: La reiezione della frequenza immagine, in accordo con la IRR definita in

§2.3.1, può essere espressa come:

^RF

imm

IRR( ) 20log V V

ω

dB

= dove, V

RF

e V

imm

rappresentano la tensione in uscita al filtro quando in ingresso c’è il canale desiderato o l’immagine, rispettivamente.

L’espressione generale usata per determinare la reiezione nel caso di N stadi è:

N

i

i 1 i

IRR( ) 20 log 1 1

dB

ω ω ω

=

ω ω

⎧ + ⎫

⎪ ⎪

= ⎨ ⎪ ⎩ ∏ − ⎬ ⎪ ⎭

Nell’ipotesi di un singolo stadio, questa espressione fornisce:

1 RC IRR( ) 20log

1 RC

dB

ω ω

ω

= +

−

Come si vede dal grafico di Fig. 4.12a, con un solo stadio la reiezione è idealmente infinita alla frequenza di accordo del filtro e decade agli estremi della banda.

(a) (b)

Fig. 4.12: Reiezione di un PP ad uno (a) e a tre stadi (b)

I lobi del grafico di IRR di Fig. 4.12b sono uguali ed equispaziati se si scelgono le

pulsazioni centrali in modo che ω

_i

= ω ω

_{i 1−}

⋅

_{i 1+}

. Si ricorda inoltre che i filtri a più stadi

vengono accordati su frequenze centrali diverse per far sì che il comportamento del filtro

stesso (ed in particolare la reiezione dell’immagine) sia costante su tutta la banda di lavoro.

Nel caso di due stadi, sintonizzati sulle pulsazioni

₁

1 1

1

ω = R C ed

₂

2 2

1

ω = R C , la soluzione analitica del PP, conduce a :

^I ₂^{1 1 2}

Q 1 2

V (R C R C

V 1 (R R C C

j

₂

1 2

) ) ω

ω

= +

+ , da cui si ricava che

^Q

I

V 1

V = per ω = ω

₁

e ω = ω

₂

. Si ha il massimo errore (ossia il rapporto dei moduli si discosta maggiormente da uno), per ω

_MAX

= ω

₁

ω

₂

in corrispondenza della quale si ottiene [1]:

Q 1 1 2 2

I 1 2 1 2

V ( ) R C R C

V ( ) 2 R R C C

MAX

MAX

ω ω

= + .

Con tre filtri in cascata, si ha:

3

1 1 2 2 3 3 1 2 3 1 2 3

I

2

Q 1 2 1 2 1 3 1 3 2 3 2 3

(R C R C R C ) R R R C C C V

V 1 (R R C C R R C C R R C C )

j ω j ω

ω

+ + +

= + + + ; in

questo caso si hanno ampiezze uguali in corrispondenza delle frequenze di accordo del filtro

1 1 1

1 C

= R

ω ,

2 2 2

1 C

= R

ω ed

3 3 3

1 C

= R

ω . Per ottenere ripple uguali sulla banda

pp 1

B = ω ω −

₂

, il valore ω

₃

deve essere scelto ancora pari alla media geometrica delle altre due pulsazioni: ω

₃

= ω

₁

ω

₂

.

Il grafico di Fig. 4.13, valido per filtri ad uno, due e tre stadi, centrati su una banda intorno a 900MHz, dimostra come gli errori percentuali di ampiezza decadano all’aumentare del numero di stadi in cascata. Si nota che l’errore percentuale minimo si ha con tre stadi.

Fig. 4.13: Errori di ampiezza per PP ad uno, due e tre stadi

Nella sezione LO sarebbero auspicabili anche dei segnali in fase e in quadratura con un

basso errore di fase; infatti, quanto più tale errore è minimo, tanto più i “transistori

switching” delle sezioni della cella di Gilbert tendono a condurre in zona attiva diretta (o ad interdirsi) nei medesimi istanti temporali.

Tolleranze: Le inevitabili tolleranze dei componenti reali con i quali verranno realizzati i filtri incidono in maniera non trascurabile sia sull’errore di ampiezza che su quello di fase e di conseguenza sulla reiezione complessiva. La valutazione degli effetti delle tolleranze dei componenti sugli errori di ampiezza e fase dei segnali è affidata a simulazioni statistiche (Analisi Montecarlo). A questo proposito, studi precedenti [1] su filtri polifase a uno, due e tre stadi su una banda centrata attorno ai 900MHz, hanno mostrato errori di fase dell’ordine di pochi gradi ed errori di ampiezza di poche parti percentuali.

A causa delle suddette tolleranze con cui sono realizzate le R e le C nel processo di integrazione, risulta

( )( )

IF

1

R ∆R C ∆C ω =

+ + , quindi si ha la massima reiezione ad una pulsazione diversa dalla ω

_IF

nominale. Se, infatti, si considera un errore di ampiezza Φ e uno di fase tra i cammini in fase (I) ed in quadratura (Q), non si ha più la precisa cancellazione della frequenza immagine, essendo:

Θ

( ) ( )

( ) ( )

2 2

2 2

2 cos

2 cos

sig

in LO LO LO LO

im

sig LO LO LO LO

out im

P

A A A

IRR P

P A A A

P

+ Φ − + Φ Θ +

= =

+ Φ + + Φ Θ +

A

A (4.2)

Nella Fig. 4.14 sono mostrati gli andamenti del IRR in corrispondenza dei casi peggiori forniti dall’analisi di Montecarlo per filtri ad uno, due, e tre stadi, rispettivamente [1].

Fig. 4.14: Reiezione della frequenza immagine [1]

Usando tra stadi si osserva stadio si ha, con tolleranza del 5%, un peggioramento della

reiezione di pochi dB su un ampio intervallo.

Terminazioni dei PP: Una prima considerazione riguarda la reiezione di un eventuale segnale di modo comune proveniente dagli stadi precedenti (LO). Tale segnale indesiderato deve essere reiettato poiché i due segnali LO di pilotaggio devono essere uguali sia in modulo che in fase. Allora, si rende necessario terminare il PPOL non direttamente sulle celle di Gilbert, ma su di un blocco differenziale (AD), che amplifichi opportunamente le due uscite. Infatti, terminare il PP su una rete non-lineare o single-ended provocherebbe l’attraversamento dello zero e quindi un errore sulle fasi dei segnali LO [3]. Considerazioni del tutto analoghe valgono per il PPIF nei confronti dello stadio sommatore in uscita.

Nella Fig. 4.15 sono illustrate le tipiche terminazioni di uscita dei PP: doppia uscita differenziale (a), singola uscita differenziale con l’altra chiusa su un carico equivalente (b), singola uscita differenziale e l’altra cortocircuitata con la prima (c).

Fig. 4.15: Terminazioni dei filtri polifase

La scelta della soluzione progettuale è ricaduta sulla prima configurazione, sia per

quanto riguarda la sezione LO che per quella IF, perché l’architettura doppiamente

bilanciata (cfr §4.4.3) prevede che vengano sfruttate due coppie di segnali differenziali e non una soltanto.

Considerazioni progettuali generali: In fase progettuale occorre, inoltre, cercare di far lavorare l’intero circuito in modo lineare; infatti, se p. es. il segnale LO (come il segnale IF) in ingresso al PP contiene armoniche indesiderate esse verranno trattate differentemente le une dalle altre visto che

^Q

I

V

V è funzione di ω , generando così distorsioni in uscita.

In base a quanto esposto nelle precedenti considerazioni, si riassumono le linee guida da seguire nella progettazione dei filtri polifase [2-5].

1) Calcolare il numero degli stadi tale da garantire la reiezione dell'immagine desiderata.

2) Sintonizzare i due stadi estremi sui limiti della banda su cui si vuole ottenere tale reiezione, equispaziando in scala logaritmica i poli degli stadi intermedi (questa operazione, nel caso di tre poli, equivale a posizionarne il terzo in corrispondenza della media geometrica degli altri due).

3) Specificare le tolleranze di R e C sempre in funzione della reiezione. Le tolleranze determinano l'area che questi componenti avranno sul chip.

4) Scegliere il valore delle R dell'ultimo stadio in base al rumore e alla frequenza di cut-off e quella del primo in modo da non caricare troppo lo stadio a monte. L’esperienza consiglia di fissare tali resistenze in ordine crescente.

5) Determinare le capacità di ogni stadio in base alla relativa pulsazione

_i

i i

1 ω = R C ; dove le R e le

_i

C

_i

sono determinate dalle considerazioni discusse nei punti precedenti.

4.4.2 Amplificatore differenziale

Per aumentare il livello dei segnali di pilotaggio della sezione switching del mixer, in

uscita dal PPOL, si rende necessario l’inserimento di un blocco di amplificazione, costituito

da due amplificatori differenziali a bjt (AD). L’integrazione di un AD (o in generale, di un

blocco separatore) è necessaria per reiettare un eventuale segnale di modo comune in uscita

al PPOL. Pertanto, un guadagno differenziale opportuno, con una accettabile linearità, oltre alla minimizzazione del guadagno di modo comune e la conseguente ottimizzazione del CMRR, sono gli obiettivi del progetto dell’AD. Tali stadi differenziali sono costituiti da coppie di transistori bipolari ad emettitori accoppiati, con ingresso ed uscita puramente differenziali e polarizzati con una corrente I

EE

proveniente da uno specchio di corrente (Fig.

4.16). Il generatore ideale di corrente I

EE

e l’impedenza equivalente R

E

, rappresentano l’equivalente di Norton della rete di polarizzazione. Le considerazioni che seguono sono funzionali non solo alla descrizione dell’AD, ma sono del tutto simili a quelle dello stadio transconduttivo (TC) della cella di Gilbert (§4.4.3) e perciò molto importanti.

Fig. 4.16: Amplificatore Differenziale

È stato importante analizzare il comportamento per grandi segnali della coppia differenziale sia per indagare l’intervallo di tensioni in ingresso entro cui il circuito si comporta linearmente (eventuali forti nonlinearità NL si ripercuotono sulle nonlinearità dell’intero progetto), sia per evitare la saturazione dello stadio e delle relative forme d’onda.

Prima di ricavare la caratteristica ingresso-uscita, si forniscono le espressioni analitiche

e grafiche (Fig. 4.17) delle correnti I

C1

ed I

C2

in funzione della tensione differenziale di

ingresso e stimare così il range lineare di correnti utilizzabili [7]:

_C1 ^{F EE}

id T

I I

1 exp( V ) V

= α

+ −

( ) ^4.3 ;

_C2 ^{F EE}

id T

I I

1 exp( V ) V

= α +

( ^4.4 )

Fig. 4.17: Correnti di collettore in funzione della tensione differenziale di ingresso

Nelle ipotesi di trascurare le resistenze di base dei transistori e di considerare molto grandi le loro resistenze di uscita, si ricavano le tensioni di uscita: e

, mentre la differenza vale:

out1 CC C1 L

V = V − I R

out2 CC C2 L

V = V − I R

_{out out1 out2 F EE L} ⁱⁿ

T

V V V I R tanh V

α ^⎛ 2V ^⎞

= − = ⎜ − ⎟

⎝ ⎠ .

Il grafico della tensione di uscita differenziale V

out

in funzione della tensione differenziale di ingresso V

in

è riportato in Fig. 4.18.

Fig 4.18: Caratteristica ingresso-uscita

Per aumentare il range di tensioni di ingresso entro cui il blocco in esame presenta proprietà di amplificatore lineare si potrebbe usare una degenerazione resistiva di emettitore. Con l’inserimento di due R

D

sugli emettitori, l’intervallo di funzionamento lineare aumenta approssimativamente di una quantità pari a R

D

I

EE

, riducendo per contro il guadagno di tensione circa dello stesso fattore. Nel progetto dei nostri AD non si è fatto uso di alcuna degenerazione, visti i livelli di tensione di lavoro; diversa è la situazione dello TC.

Un altro aspetto di interesse nel funzionamento dell’AD è l’analisi piccoli segnali [7, 8]

e il successivo calcolo del guadagno di modo differenziale e di modo comune. Vista l’abbondante documentazione presente in letteratura, nel seguito si riportano solo le equazioni usate per il progetto, senza preoccuparci delle dimostrazioni analitiche.

Il circuito è bilanciato in modo tale da amplificare i segnali differenziali e reiettare i segnali comuni ad entrambi i rami di ingresso (rumore e disturbi); a tale proposito si calcola il guadagno di modo differenziale A

d

ed il guadagno di modo comune A

c

(utili nell’AD).

Il guadagno di modo differenziale A

d

è definito come la variazione dell’uscita differenziale v

o1

-v

o2

per una variazione unitaria dell’ingresso differenziale v

in1

-v

in2

; le espressioni della funzione di trasferimento e del guadagno a basse frequenze sono:

o d0

d

i p

v A

A = v = 1 (s s

− ) ,

_{d0 m L} ^π

S b π

A g R r

R r r

= − ⋅

+ + dove

_p ^T

π π 0

s 1

r C ω

≅ ≅ β

Il guadagno di modo comune A

c

è la variazione della tensione di uscita di modo comune (v

o1

+v

o2

)/2 per una variazione unitaria dell’ingresso di modo comune e vale:

( )

m L

c

m E 0

A g R

1 2g R 1 (1 β )

= − + + dove, R

E

è l’equivalente di Norton dello specchio di polarizzazione, mentre per i transistori si è supposto: r0=∞ ed rµ=∞. Bassi valori del guadagno di modo comune permettono al circuito di reiettare meglio i segnali indesiderati (applicati in maniera uguale ad entrambi i rami di ingresso) provenienti p. es. dal PPOL, i quali possono avere componenti ad alta frequenza. Infatti, un segnale di modo comune può presentarsi a causa di uno sbilanciamento dell’ingresso o di una non-linearità di ordine dispari nello stadio a monte.

Il rapporto di reiezione del modo comune (CMRR), definito come rapporto fra il guadagno di modo differenziale e di modo comune (

^d

c

CMRR A

= A ), viene usato come

fattore di merito per descrivere la bontà di uno stadio ad emettitore comune. Infatti, il segnale desiderato in uscita è una tensione differenziale, ma la risposta al segnale di modo comune produce un errore che risulta indistinguibile dal segnale stesso. Pertanto, sono auspicabili la minimizzazione del guadagno di modo comune e la successiva massimizzazione del CMRR.

L’ultimo parametro descritto è la resistenza di ingresso, (utile per la simulazione del carico del PPOL); la sua espressione è: R

in

= + r

π

2R 1

E

( + β

0

) .

Non sono stati presi in considerazione né gli effetti delle disuguaglianze dei transistori né le conseguenze del loro posizionamento relativo nel layout, anche se tutti i blocchi sono stati progettati mantenendo sempre una disposizione simmetrica e usando dimensioni uguali per ogni coppia di componenti omologhi.

Un accenno merita anche il comportamento dal punto di vista del rumore [7]. I contributi ai generatori di rumore equivalenti in ingresso dovuti alle R

L

sono trascurabili rispetto a quelli dei transistori Q

1

e Q

2

, purché tale resistenza non sia troppo piccola.

Nell’ipotesi di circuito perfettamente simmetrico e di uscita differenziale, il contributo al rumore associato al generatore di corrente ideale I

EE

(specchio di corrente) costituisce un segnale di modo comune e non produce alcuna uscita (almeno in prima approssimazione);

per lo stesso motivo si è trascurato il contributo prodotto dai generatori sugli emettitori di

Q

1

e Q

2

(“coda”). Quindi, nella configurazione esaminata e dopo opportune

semplificazioni, i generatori di rumore equivalenti riportati in ingresso sono soltanto i

generatori di rumore v ed

_in²

i , completamente correlati, associati ai transistori di segnale.

_in²

Il loro contributo al rumore del circuito complessivo non è comunque rilevante.

4.4.3 Cella di Gilbert

Il progetto di questo blocco è estremamente delicato, non solo a causa della sua natura NL, ma anche perché il suo funzionamento influenza pesantemente le prestazioni dell’intero ricevitore. Il Mixer (Down Converter, DC) realizzato in questo lavoro di tesi, raffigurato in Fig. 4.19, si basa sulla teoria del modulatore bilanciato descritta nel Cap.2.

Fig. 4.19: Mixer

Lo schema adottato in questo progetto (Fig. 4.20), si basa su una configurazione differenziale doppiamente bilanciata (Double Balanced Mixer, DBM) connessa, insieme ad una sezione analoga, allo stadio transconduttivo.

La sezione “switching” è pilotata dal segnale differenziale , l’altra dal segnale in quadratura

I I

V

_LO

= V

_LO+

− V

_LOI−

Q

Q Q

V

_LO

= V

_{LO +}

− V

_{LO −}

, entrambi provenienti dal PPOL; mentre lo

stadio TC è pilotato dal segnale differenziale V

_RF

= V

_RF+

− V

_RF−

in uscita dal LNA e i

segnali di uscita e sono ancora differenziali ed in quadratura. Il segnale LO (fornito dallo stadio LO e dal sintetizzatore di frequenze esterno) e la portante a RF hanno pulsazioni

V

_IFI

V

_IFQ

ω

LO

ed ω

_RF

, rispettivamente; mentre, per il segnale di uscita a frequenza intermedia (IF), dopo il necessario filtraggio delle armoniche superiori e la conversione verso il basso, risulta ω

_IF

= ω

_RF

− ω

_LO

.

Fig. 4.20: Schema di lavoro: DBM

Naturalmente, il funzionamento del doppio DBM è analogo alle altre configurazioni (SBM o UBM) ed è ancora caratterizzato dai parametri definiti nel Capitolo 2: CP

1dB

, IP3, NF, G

C

, IRR, più gli isolamenti tra le varie porte.

Al fine di attenuare le componenti del segnale di uscita alla frequenza somma (9.4GHz)

e le armoniche superiori, è stato inserito un filtro capacitivo RC (schematizzato dalle

impedenze Z

L

): capacità C

L

connesse a П con le resistenze di carico R

L

. Dalla teoria delle

reti elettriche si ricava che ciò corrisponde ad inserire un condensatore di capacità doppia in

parallelo alle relative R

L

. L’equivalenza è mostrata in Fig. 4.21.

Fig. 4.21: Filtro capacitivo per l’attenuazione della frequenza somma

Nell’architettura di Hartley, discussa in §2.2.1, si fa riferimento a due moltiplicatori distinti, ma dalle caratteristiche elettriche del tutto analoghe. Però, dal punto di vista della tecnologia realizzativa, non è facile ottenere prestazioni il più possibile coincidenti integrando due circuiti separati a causa delle tolleranze. Nel nostro schema sono presenti due mixer e quindi, vista la simmetria circuitale e spaziale, si riducono gli errori fra i segnali di uscita e come conseguenza migliora l’accuratezza: infatti, eventuali asimmetrie circuitali o elettriche si ripercuotono allo stesso modo sulle due celle di Gilbert soprastanti.

Un altro motivo di miglioramento del matching fra i due rami risiede nel fatto che è presente un solo amplificatore TC, maggiormente responsabile, rispetto alla parte

“switching”, sia del guadagno di tensione che di conversione. Se però fosse presente una sola cella di Gilbert si potrebbero raggiungere valori ancora più elevati di G

C

[3]. Lavorare con relativamente alti guadagni di conversione, quali quelli richiesti a questo progetto, provoca una diminuzione del CP

1dB

e quindi per migliorare la dinamica del segnale in ingresso a RF (a parità di Gc del mixer) è stata adottata una degenerazione resistiva di emettitore. Per determinare i valori del ponte di resistenze di degenerazione, si dovrà compiere una scelta di compromesso per cercare di soddisfare le esigenze, antitetiche, di un miglioramento della linearità senza peggiorare il guadagno di conversione (cfr. Cap5).

Con l’adozione della soluzione circuitale doppiamente bilanciata si riducono anche gli effetti dovuti al rumore di fase prodotto dall’oscillatore locale e dallo stadio LO sui segnali in fase (IFI) e quadratura (IFQ) a frequenza intermedia, in quanto non essendoci alcuna componente continua nella corrente prodotta dallo stadio transconduttivo, questo rumore non sarà presente in uscita [3.13].

Un altro vantaggio della configurazione doppiamente bilanciata è offerta dalla capacità

di rendere idealmente infiniti gli isolamenti I

_{RF IF−}

, I

_{LO IF−}

ed I

_{LO RF−}

(§cfr 2.3).

Al fine di migliorare le prestazioni in termini di rumore, sarebbe possibile anche il collegamento circuitale mostrato in Fig. 4.22.

Fig. 4.22: Altro collegamento del DBM

La differenza rispetto al montaggio di Fig 4.20 consiste nel diverso modo di collegare la sezione “switching” allo stadio TC. Con questo schema si riduce il contributo del rumore shot dei collettori dello stadio “switching”; infatti, gli emettitori dei bjt dello stadio in fase e quelli dello stadio in quadratura (Q

S1

,Q

S2

e Q

S3

,Q

S4

) sono disaccoppiati e quindi la corrente di rumore shot non trova un cammino a bassa impedenza verso i transistori Q

RF1

o Q

RF2

[9].

La soluzione differenziale e doppiamente bilanciata da noi adottata riduce invece il mismatch tra i due cammini in fase e in quadratura in quanto eventuali asimmetrie dello stadio transconduttivo agiscono allo stesso modo sulle due uscite IFI e IFQ [10].

In definitiva, la configurazione simmetrica permette, di ottenere un miglioramento di

tutti quei parametri sensibili alle tolleranze ed ai mismatch, in particolare la reiezione, gli

isolamenti, le fasi e i moduli dei segnali differenziali di uscita.

Accanto ai benefici appena elencati, questo schema ha però più componenti delle precedenti soluzioni SBM o UBM e quindi dissipa più potenza (quasi il doppio rispetto ad una configurazione semplice), l’uscita è più sensibile alle nonlinearità, occupa leggermente più spazio sul chip ed ha più sorgenti intrinseche di rumore.

4.4.4 Buffer ( Emitter Follower, CC )

Anche il progetto dell’amplificatore di separazione (Buffer) implica scelte di compromesso tra diversi parametri relativi alle prestazioni in continua, per piccolo segnale e in transitorio, come pure rispetto alle dimensioni e al consumo di potenza. In assoluto però, la caratteristica più importante è la capacità di fornire agli stadi a valle una opportuna potenza di segnale, con una minima distorsione possibile. Nel nostro caso, l’obiettivo principale è stato quello di ottenere un circuito che separasse il filtro polifase della parte IF dal DC, che rispettasse le specifiche di linearità (singolarmente e nel complesso dello schema progettato), che consumasse relativamente poca potenza ed occupasse poco spazio.

Il Buffer permette di isolare l’uscita del DC (il quale lavora in regime fortemente nonlineare) dallo stadio a IF che, per eseguire correttamente la reiezione, deve lavorare in alta linearità. Inoltre, la presenza del Buffer è necessaria perché minimizza l’attenuazione del segnale quando il mixer viene caricato con i blocchi a valle e mantiene il rapporto segnale-rumore su ottimi livelli. Le motivazioni pratiche che hanno portato ad inserire il separatore fra DC e PPIF sono validate dalle simulazioni ed approfondite nel §5.7.1.

La scelta è perciò caduta su un Buffer a collettore comune (CC), anche detto Emitter Follower, e mostrato in Fig. 4.23.

Fig. 4.23: Inseguitore di emettitore polarizzato con un generatore di corrente

In realtà, sarebbe possibile connettere direttamente sui collettori dei bjt di uscita della Celle di Gilbert l’intero blocco PP, senza l’uso di alcun Buffer. Purtroppo, questa soluzione presenta l’inconveniente di offrire una impedenza fortemente tempovariante in ingresso al filtro polifase, impedendo al PP stesso di espletare al meglio le sue funzionalità. Infatti, uno squilibrio fra le impedenze a monte del PP implica che i segnali sui quattro rami formino una sequenza asimmetrica (quindi uno sbilanciamento fra i canali I e Q), deteriorando di fatto in partenza la IRR. In altri termini, con l’uso del buffer si “riducono” gli effetti negativi della tempovarianza dell'impedenza di ingresso del PPIF, avvicinandosi sempre di più ad una sequenza simmetrica. Il prezzo da pagare è una maggiore dissipazione di potenza.

Nell’analizzare questo blocco circuitale, è stato fondamentale ricavare la caratteristica di trasferimento in continua; questo permette il calcolo del guadagno e fornisce informazioni sulla linearità della caratteristica e quindi sulle proprietà di distorsione dello stadio. Infatti, le variazioni di corrente e di tensione che si hanno in presenza di segnale possono essere una percentuale considerevole dei valori di polarizzazione e quindi l’analisi per piccoli segnali da sola non è in grado di trattare ampie escursioni di ampiezza.

Allora, per determinare la caratteristica di trasferimento per grandi segnali, si deve esprimere e graficare la dipendenza dell’uscita in funzione dell’ingresso. A tale proposito si scrivono le seguenti equazioni, valide quando Q

1

e Q

S1

lavorano nella regione attiva diretta e supponendo il β grande:

in be1 out

V = V + V

_{c EE} ^out

L

I I V

= + R

_{be1 T} ^c

s

V V ln I I

= ⎛ ⎞ ⎜ ⎟

⎝ ⎠

Si nota che la V non può essere considerata costante, ma viene espressa in funzione

_be1

della corrente di collettore di Q I

_c 1

e della relativa corrente di saturazione . Combinando le precedenti equazioni si ottiene la relazione non lineare di in/out:

I

s

EE out L

in T out

s

I V R

V V ln V

I

⎛ + ⎞

= ⎜ ⎟ +

⎝ ⎠

Nella Fig. 4.24 è mostrata la caratteristica di trasferimento, espressa dalla relazione

precedente:

Fig. 4.24: Caratteristica di trasferimento di un Emitter Follower

Quando il segnale di ingresso è grande e positivo, la tensione di uscita segue fino al punto in cui Q

V

in

V

_out

V

in 1

satura, ossia V

_out

= V

_CC

− V

_ce1sat

. La giunzione Collettore-Base del transistor Q

1

viene ad essere polarizzata direttamente ed una elevata corrente circola fra base e collettore. In pratica, la corrente in tale giunzione è limitata dalla resistenza di base del transistore (e in generale da ogni resistenza di sorgente presente) e quest’ultima evita che la tensione nella base interna del transistore raggiunga valori troppo elevati. Ulteriori aumenti di producono piccoli cambiamenti nella e la caratteristica satura.

Analoghe considerazioni valgono per grande e negativo [7], dove il valore limite alla saturazione di Q

V

in

V

_out

V

in

S1

stavolta vale V

_out

= − V +V

_{CC ceS1sat}

. Pertanto, affinché la distorsione del circuito sia accettabile, le variazioni di tensioni in ingresso devono essere limitate entro i due punti di discontinuità calcolati. Lo stadio pilota (DC) che fornisce non potrà fornire allo stadio finale tensioni maggiori di e pertanto esso stesso limita l’ampiezza della tensione di uscita.

V

in

V

CC

In fase di progetto, una particolare attenzione è stata posta nei confronti del fenomeno del clipping. Nel caso in cui R

L

assuma un valore relativamente piccolo e diventi grande e negativo, si avvicina al valore critico

V

in

V

out

V

_out

= − R I

_{LC QS1}

e il transistor Q

1

si

interdice, lasciando che sia Q

S1

a prelevare la corrente dal carico. Questo andamento della caratteristica è contrassegnato dal valore critico R

LC

in Fig. 4.24. Ulteriori diminuzioni di

non portano ad nuovi cambiamenti dell’uscita.

V

in

La Fig. 4.25 mostra i segnali di ingresso sinusoidali applicati al blocco in esame e le forme d’onda di uscita corrispondenti agli ingressi V

_{in_a}

< I

_{C_S1}

R

_LC

e V

_{in_b}

> I

_{C_S1}

R

_LC

.

(a) (b)

Fig. 4.25: Segnali di ingresso (a) e segnali di uscita (b)

In definitiva, fissato il valore della corrente e di R

L

, l’instaurarsi del taglio limita il massimo segnale applicabile.

In fase di progetto, il carico è rappresentato dall’impedenza di ingresso del PPIF (fissato dalle esigenze di funzionamento di tale stadio), il segnale altro non è che il segnale differenziale di uscita dal DC, pertanto la corrente del Buffer si ricava in accordo con le precedenti considerazioni.

V

in

L’inseguitore di emettitore viene usato nei circuiti integrati come circuito per variare il livello di tensione, come stadio di uscita o come stadio di disaccoppiamento (grazie alla sua alta impedenza di ingresso e alla sua bassa impedenza di uscita).

Il DownConverter che pilota il Buffer può introdurre ulteriori limitazioni alle prestazioni del circuito, riducendone p. es. la dinamica. Infatti, l’inseguitore di emettitore ha un guadagno di tensione prossimo all’unità e perciò il DC deve avere la stessa escursione di tensione dell’uscita all’inseguitore. Questa è l’esigenza di pilotaggio più stringente.

Lo stadio DC deve fornire una corrente di base che è 1/β volte più piccola della

corrente di uscita del Buffer; per tale motivo il DC può essere uno stadio a potenza molto

più bassa dell’inseguitore. Nonostante il guadagno di tensione praticamente unitario, l’inseguitore di emettitore ha comunque un effettivo guadagno di potenza [7].

Il circuito equivalente per piccoli segnali non può prescindere dalla presenza di tutte le capacità parassite, compresa la C

µ

(capacità C

B’C

); tale capacità forma un filtro passa-basso (LP), responsabile della diminuzione del guadagno alle frequenze di lavoro (1.1GHz). Per le espressioni analitiche della funzione di trasferimento e per altre considerazioni generali si rimanda a [7, 8].

Il contributo della C

µ

è dominante alla capacità di ingresso: alle alte frequenze (di nostro interesse) l’impedenza di ingresso diventa capacitiva e diminuisce in valore.

L’impedenza di uscita tende ad essere resistiva sia alle basse che alle alte frequenze, mentre il suo comportamento fra questi estremi dipende dai valori del circuito di pilotaggio (DC) e del circuito a valle (PPIF). In particolare, quando 1/g

m

>R

S

+r

b

si ricava che |Z

out

| diminuisce in frequenza ed ha un comportamento capacitivo; se invece 1/g

m

<R

S

+r

b

(ossia alte correnti di collettore I

C

) la |Z

out

| aumenta con la frequenza ed ha un comportamento induttivo. Se 1/g

m

≈R

S

+r

b

Z

out

tende ad essere resistiva e indipendente dalla frequenza in un ampio range di frequenze. In ogni caso, le variazioni delle impedenze con la frequenza possono imporre una riduzione della banda di lavoro utile del circuito.

Infine, la trattazione del rumore di un CC porta a considerare tale stadio come un circuito reazionato di tipo serie e i generatori di rumore equivalenti in ingresso al singolo transistore possono essere spostati inalterati, almeno in prima approssimazione, all’ingresso del circuito complessivo, trascurando i contributi di rumore del carico (circuito a valle, ossia PPIF) in quanto tali contributi risultano fortemente attenuati. In ogni caso, lo studio analitico del rumore di un CC non è rilevante per una buona progettazione del mixer.

4.4.5 Sommatore

Il sommatore è l’ultimo blocco nella catena realizzativa di un mixer a reiezione

realizzato seguendo l’architettura di Hartley (Fig. 4.26).

Fig. 4.26: Architettura di Hartley

La sua funzione è di importanza fondamentale, in quanto permette di ottenere un mixer con una elevata reiezione della frequenza immagine. Il PPIF discrimina i segnali utili dall’immagine (lo sfasamento relativo è di π) e con il sommatore si riesce a prelevare solo il segnale IF di interesse. Infatti, si è visto che in uscita al downconverter escono due segnali differenziali che possono essere considerati come un segnale polifase, con polarità negativa quando all’ingresso RF è presente il segnale utile e polarità positiva quando c’è il canale immagine. Quindi, nello stadio sommatore si realizza la reiezione della frequenza immagine e si fornisce il segnale di uscita differenziale alla frequenza intermedia IF.

In generale, il sommatore è un circuito lineare che esegue la somma o la differenza di due segnali. La tipica implementazione si effettua mediante due stadi differenziali speculari ed accoppiati di emettitore; lo schema di riferimento è riportato nella Fig. 4.27 seguente.

Fig. 4.27: Implementazione tipica del Sommatore

Il sommatore integrato in questo progetto prevede che i quattro segnali di ingresso sulle basi dei transistori corrispondano alle uscite del PPIF, mentre il segnale differenziale di uscita a frequenza f

IF

venga prelevato sui collettori a comune. Allora, una sezione somma i due segnali in fase, l’altra i segnali in quadratura del PPIF (segnali sfasati tra loro di π/2) e quindi la differenza fra tali segnali (di uscita dalle due sezioni) pilota il Mixer che realizza la conversione in banda base. Invertendo le connessioni sui collettori si ottiene la differenza, e non più la somma, tra i due segnali di ingresso.

In accordo con la notazione della figura precedente, valgono le espressioni analitiche:

A v i1 i3

V = A (V + V ) , V

_B

= A

_v

(V

_i2

+ V

_i4

) , V

_out

= V

_A

− V

_B

dove, con si indica il guadagno di tensione, mentre rappresenta il segnale di uscita a frequenza intermedia f

A

v

V

out IF

.

Durante la progettazione di questo blocco, al posto di singoli transistori è stata scelta una configurazione cascode (Fig. 4.28) al fine di aumentare il guadagno di tensione, il guadagno di potenza e gli isolamenti, e rispettare così le specifiche.

Fig. 4.28: Sommatore realizzato con l’uso della configurazione cascode