Materiale Didattico. nel corso; possibili domande relative alle esercitazioni. (sarà indispensabile il pin per la verbalizzazione

(1)

Corso di Architettura dei Sistemi Integrati Lezione 1: Introduzione al corso1

Co rso di Arch itettura dei Sistemi Integrati ^An _tonio

Stroll o

Corso di Architettura dei Sistemi Integrati Lezione 1: Introduzione 2

Co ntatti

Pro f. Anton io Str oll o

Stu di o: Diparti m ento di In gegn eria Elettrica e delle T ec no lo gi e dell'Inf or m az io ne

via C laudio 21 , Edificio 2 • Rice vi m ento : Alla fine delle lez io ni • em ail : anto ni o.st ro llo @unina.it • Sito do ce nte: ww w .docenti.uni na.it/ anton io.st ro llo • T elefon o: 08 1 7 6 -83125

Materi ale Di dattico

Disp on ib ile su l sit o do cente, in un ’area no n ri serv ata . Cartella:

/MATERIALE_DIDATTICO/ARCHITETTURASISTEMIINTEGRATI

Appunti disponibili sul sito docenteCopia delle presentazioni linguaggio VHDLesercitazioni

Prenotazi one Esami:

Utilizza re esc lusivamente il sito

www .se gr epass. un ina .it

(sarà indisp en sab ile il pin pe r la v erb alizz az ione de ll'esam e)

Mod al ità di esa me: do m ande relative agli ar go m enti tr nel cors o; po ss ib ili do m ande relative alle esercitaz io ni .

(2)

Testo di riferi mento

Rabae y “Circ uit i In teg rat i Digi tal i, l ’ot tic a del pr og ett is ta” , II E di zi on e, Pear so n - Pren tic e Hall htt p:/ /bwr c. ee cs .be rk el ey .ed u/I cBoo k/

Wes te , Harr is : " CMOS VLSI Des ig n – ci rc ui t and sy ste ms perspective " Pears on – Addis on wesle y

Altri testi di consultazio ne

Smith: “ Appl ic ati on sp ec ifi c in teg ra ted ci rc ui ts ” Addi so n Wes le y

di sp on ib ile on -lin e:

htt p:/ /www 10.edaca fe. com/ boo k/ASIC/ AS ICs.php

Organizzazi one del corso

Lezio ni di teoria

Eserc itazioni al calcolatore Laborator io 2 Agnano (G iovedì pomer iggi o)

dedicate al progetto di un semplicissimo microprocessore (pico16)che verrà progettato interamente, a partire dalla unità logico-aritmetica fino al microcontrolloreall’esame: un sintetico elaborato in cui riportate le simulazioni, i layout, le descrizioni ecc. sviluppate durante le esercitazioni

gruppi

Programmi CAD: sistemi di sviluppo professionali, in ambiente Linux

• Per m aggi ori inform azi oni: htt p:// w page.unina.it /ast roll o

(3)

Strutt ura interna di Pico

DataIn

16

LoadData

LoadOp Data

Op EnMemReadM

LoadOp

LoadData

opcode

LoadAcc incPc

loadPc

addcontrol Controllo

1

0 ProgramCounter ALU DataOut

Address incPcloadPcaddcontrol16 16 16

16 C

z reset

reset

reset reset opcodeLoadAcc

accumzero

Prob lem ati che pro ge ttu ali pe r i sistem i in te gra ti

Cosa sono e d ove si uti lizzano i sistem i VLSI

I sistemi elettronici a larga scala di integrazione (VLSI) integrano su di una medesima tessera di Silicio (Chip) un numero sempre crescente di dispositivi elettronici.

Applicazioni in un gran numero di sistemi di uso quotidiano:

ComputerTelefoni cellulariSistemi multimediali (riproduttori musicali, lettori DVD, ricevitori satellitari)

Controllo dei sistemi di bordo nelle autovetture (controllo iniezione, ABS, climatizzazione ecc.)Sistemi elettro-medicali Sistemi domotici per il controllo del comfort e della sicurezza delle abitazioni

ASIC: Application-Specific Integrated Circuit

Perché rea lizzare sistemi VLSI

Molteplici sono i vantaggi che spingono a realizzare un intero sistemcon un unico circuito integrato, invece di assemblare componenti standardRiduzione delle dimensioni dell’intero sistema.

Riduzione dei parametri parassiti.

Aumento della frequenza di clock (legata alla riduzione delle capacitàparassite) E’ inoltre possibile trasmettere segnali all'interno di un a frequenze un ordine di grandezza superiori rispetto al caso in segnali viaggiano su piste di circuito stampato.

Riduzione della potenza dissipata.

Riduzione dei costi del sistema complessivo, possibilità di svilupparapplicazioni portatili sempre più versatili (notebook, smartphonetablets ecc.)

Protezione della riservatezza del progetto.

(4)

Fa tto ri che cont rib ui scono al lo svilup po ed all a d iffu sione de i sistem i VLSI

La disponibilità di sistemi integrati di complessità sempre più elevataspinge allo sviluppo di applicazioni sempre più sofisticate.

Le nuove applicazioni, con il loro mercato, fungono a loro volta da traino alla progettazione di sistemi VLSI di prestazioni maggiori.

Esempio: sviluppo delle applicazioni e dei sistemi operativi per PC, cui ha fatto da contraltare lo sviluppo di microprocessori e memorie sempre più avanzate.

The Inven tors of the In teg rate d Circuit

Jack Kilby Andy Grove, Robert Noyce, and Gordon Moore with Intel 8080 layout.

The Kilb y Int eg rate d Circuit ^Sem

ic onductor die Active device

Elec tr ica l cont act s

The First Integrated Circuits

Bipolar logic 1960’ s

ECL 3-input GateMotorola 1966

(5)

Svilup po de i p rocessi tecno log ici

La necessità di sistemi integrati sempre più sofisticati ha spinto al continuo miglioramento dei processi tecnologici.

Legge di Moore: enunciata nel 1965 Gordon Moore, (allora a capo della R&D alla Fairchild Semiconductor, in seguito, nel 1969, co-fondatore della INTEL)

Dall'osservazione del numero di componenti integrati su chip nel periodo 1959-65, Moore postulò che si sarebbe avuto un aumento esponenziale del numero di dispositivi integrati anche negli anni a venire

Le gg e di Mo ore

La legge di Moore, dall'articolo originale pubblicato nel 1965 su Electronics La legge di Moore, Applicata ai microprocessori INTEL

Le gg e di M oo re

INTEL 4004, il primo microprocessore su singolo chip (1971). 2300 MOS Fclock di 1Mhz; layout progettato manualmente. INTEL P4. 40 milioni di MOS Fclock > 3 GHz. Macroblocchi: memoria cache, unità aritmetica floating-point ecc.

Power Dissi pation

Microprocessors power continues to increase

(6)

Corso di Architettura dei Sistemi Integrati Lezione 1: Introduzione al corso21Corso di Architettura dei Sistemi Integrati Lezione 1: Introduzione al corso22

Tecniche di p rogett o di s istemi VLSI

Elevata complessità dei circuiti da realizzare (spesso dell'ordine di milioni di porte logiche elementari).

Ridotto time to market (vista la continua evoluzione tecnologica e di mercato)

Necessità di sofisticati programmi di progettazione assistita al calcolatore(CAD).

Utilizzo di diversi livelli di astrazione progettuali

Utilizzo di tecniche di progettazione gerarchica

Livel li d i a strazione

Il flusso di progetto di un sistema integrato si completa attraverso un raffinamento fradiversi livelli di astrazione Specifiche

descrizionecomportamentale

TOPDOWN BOTTOMUP RTL(register-transfer)

Transistor

Layout

fine Specificherispettate?

si no

Specifiche

Rappresentano una descrizione delle operazioni che il sistema deve essere in grado di effettuare

Come specifiche sono inoltre assegnati i parametri di prestazione del sistema:

la frequenza di clock

la potenza dissipata

l'occupazione di area sul chip

Le specifiche sono essenzialmente un insieme di requisiti (scritti in linguaggio naturale) e possono risultare incomplete o contraddittorie Specifiche

TOPDOWN BOTTOUP RTL(register-transfer)

Transistor

Layout

fine Specificherispettate?

si no

(7)

Descr izion e Comp orta me nta le

Il sistema è descritto mediante un programma eseguibile, ottenuto a partire da linguaggi ad alto livello.

Descrizione univoca del comportamento del sistema.

E’ possibile simulare il funzionamento del sistema, applicando in ingresso dei vettori di test. Analizzando i risultati prodotti della simulazione è possibile verificarne la congruenza con le specifiche assegnate.

Linguaggi per la descrizione dell’hardware, HDL (Hardware Description Language): VHDL e VERILOG. Specifiche

Transistor

Layout

si no Corso di Architettura dei Sistemi Integrati Lezione 1: Introduzione al corso26

Descrizion e RTL

Register-Transfer Level: Il sistema è descritto mediante collegamento di blocchi combinatori (che realizzano funzioni logiche assegnate) con elementi di memoria (registri).

Si delinea la struttura interna del sistema, della quale è possibile conoscere con precisione il comportamento del circuito in ogni ciclo di clock.

E’ possibile avere delle prime stime, approssimative, dei parametri di prestazione.

Anche la descrizione RTL viene spesso formalizzata tramite linguaggi HDL. Specifiche

TOPDOWN BO RTL(register-transfer)

Transistor

Layout

si no

Strutt ura interna di Pico

DataIn

16

LoadData

LoadOp Data

Op EnMemReadM

LoadOp

LoadData

opcode

LoadAcc incPc

loadPc

1

Address incPcloadPcaddcontrol

16 16 16

16 C

z reset

reset

accumzero

Descr izion e a l ivello ga te

I blocchi funzionali individuati a livello RTL sono descritti mediante interconnessione di alcune porte logiche elementari.

L'insieme delle gates utilizzate perdescrivere il circuito è denominato libreria, mentre pernetlist si intende il listato che enumera le celle elementari utilizzate e ne descrive le interconnessioni.

In questa fase del flusso di progetto è possibile ottenere delle stime molto più accurate dell'occupazione di area, della sua velocità e delle dissipazione di potenza. Specifiche

TOPDOWN BO RTL(register-transfer)

Transistor

Layout

si no

(8)

Sin te si Aut om at ica

Il passaggio dalla descrizione RTL a quella a livello gate può essereestremamente complesso

La netlist finale può contenere centinaia di migliaia o milioni di gates.

I programmi di sintesi consentono, in maniera quasi del tutto automatica, di passare da una descrizione HDL a livello RTL ad una netlist equivalente Specifiche

Transistor

Layout

si no Corso di Architettura dei Sistemi Integrati Lezione 1: Introduzione al corso30

Livel lo Tran sistor

Si considerano le realizzazioni circuitali delle celle logiche di libreria mediante dispositivi NMOS e PMOS, ognuno con le proprie dimensioni di canale, opportunamente interconnessi in modo da formare porte CMOS complesse, strutture a porte di trasmissione, logiche dinamiche ecc.

Anche a questo livello di astrazione il circuito sarà descritto da una netlist (ad esempio, un listato SPICE) che può essere simulata per verificare il funzionamento del circuito e per valutarne le prestazioni Specifiche

Transistor

Layout

si no

Livel lo La yout

Descrizione mediante un insieme di rettangoli di polisilicio, di diffusioni N e P, di metallizzazioni ecc. che nella loro composizione definiscono i transistori e le linee di interconnessione del chip.

Le informazioni geometriche contenute nel layoutservono per realizzare le maschere fotolitografiche necesarie per la realizzare il circuito integrato.

Il layout consente quindi di valutare esattamente l'area di Silicio richiesta dal circuito.

Solo a livello layout è possibile calcolare con precisione i valori dei parametri parassiti introdotti dalle interconnessioni. Si può quindi valutare accuratamente la frequenza operativa e la dissipazione di potenza. Specifiche

Transistor

Layout

si no

Piazzamen to e colle ga men to di celle stand ard

Il layout un circuito VLSI può includere milioni di rettangoli elementari => è fondamentale la disponibilità di programmi CAD per layoutautomatico.

Programmi di piazzamento e collegamento di celle elementari: partendo dalla netlist a livello gate e dalla conoscenza dei dettagli geometrici delle celle standard, generano automaticamente un layout del circuito complessivo in cui le celle sono allineate su più righe parallele, intercalate da canali di collegamento Specifiche

Transistor

Layout

si no

(9)

Flu ss i top -do w e b ott om -up

Il flusso di progetto che partendo dalle specifiche porta fino al layout è di tipo top-down.

Sfortunatamente, molto spesso non è sufficiente un approccio top-down

I parametri di prestazione sono valutati accuratamente solo a livello layout

Non possiamo essere sicuri che partendoda una determinata descrizione RTL il circuito finale verificherà le specifiche assegnate in termini di potenza, area e velocità.

Se le specifiche non sono soddisfatte è necessario apportare dei miglioramenti al progetto, operando in verso bottom-up. Specifiche

Transistor

Layout

si no

Fase bo tto m -up

E’ p ossib ile migl io rar e le prestazion i rimanend o (ad esempio ) al livel lo la yout (ott imizzan do il pia zzamento ed il col le gamento del le cel le per ridurre gl i ele menti parassi ti)

Sforzo ag gi un tivo rido tt o

Migl io ram enti ott eni bil i in term in i di prestazion i alq uan to limitat i

Specifiche

TOPDOWN RTL(register-transfer)

Transistor

Layout

si no

Fase bo tto m -up

Se si ritorna a livello RTL, può esserepossibile migliorare la Fclock modificando (ad esempio) la codifica adottata permemorizzare lo stato del controllore che coordina il funzionamento del sistema, oppure può essere possibile ridurre la Pd disabilitando i blocchi funzionali ininfluenti in determinate modalità operative.

Modifiche effettuate a livello RTLrichiedono uno sforzo progettuale molto maggiore

è necessario passare nuovamente per più livelli di astrazione, prima di ottenere lanuova versione del circuito Specifiche

Transistor

Layout

si no

Caren ze de l m od ell o basato sui livell i di astrazion e

Si evidenziano con il progredire della tecnologia a causa dell’evidenzdi effetti prima trascurabili

Il ritardo dovuto alle interconnessioni tende ad essere predominante.Esempio: un’architettura di sommatore potenzialmente più veloce di un’altra a livello gate diviene più lenta a livello layout.

Elementi globali al sistema integrato come il clock o le linee di alimentazione non appaiono nei livelli di astrazione più elevati ma possono influenzare notevolmente le prestazioni complessive.

La dissipazione di potenza in condizioni di riposo (leakage) tende a crescere drammaticamente al ridursi della feture-size, fino a divenire confrontabile con quella dinamica. E’ necessaria una conoscenza approfondita degli aspetti circuitali che consentono di diminuire Pleakaganche nei livelli di astrazione più elevati

(10)

Proge tta zione ge rarchica

Ad o gnu no dei li vel li di astrazion e veng ono ado perate tecnich e di progettazione gerarchica .

Ogni ele mento del progetto viene ricorsivamente sudd ivi so in e le menti più sempli ci, fino a giun gere ad ele menti "atomici", di ridotta compl essità.

Esem pi o di Proge tta zion e ge rarchi ca (RTL)

Unità logico-aritmetica divisa in 3 sottoblocchi

Il blocco aritmetico è decomposto in un moltiplicatore, un addizionatore ed un ulteriore blocco combinatorio DataIn16

LoadData

LoadOp Data

Op EnMemReadM

LoadOp

LoadData

opcode

LoadAcc incPc

loadPc

1

Address incPcloadPcaddcontrol16 16 16

16 C

z reset

reset

accumzero Aritm

zero

f0 AA

W ZB

B c

f2 m 10

f3 invert

mode

f1 1616 16

16

16 16

bool

b_op

zero AZ

S T

BB1 B

c

invert 16

16 16

16 16 A16

1

0m 16

Esempio di Proge tta zione ge rarchica (layou t)

Al primo livello gerarchico, il layout è costituito dalla giustapposizione di celle identiche (bit slice).

Ogni bit-slice è quindi decomposta in celle elementari

Il layout delle celle elementari viene realizzato disegnando i vari rettangoli che rappresentano i transistori e le linee di interconnessione ed alimentazione.

Materiale Didattico. nel corso; possibili domande relative alle esercitazioni. (sarà indispensabile il pin per la verbalizzazione

Co rso di Arch itettura dei Sistemi Integrati An tonio

Stroll o

Co ntatti

Pro f. Anton io Str oll o

Stu di o: Diparti m ento di In gegn eria Elettrica e delle T ec no lo gi e dell'Inf or m az io ne

via C laudio 21 , Edificio 2 • Rice vi m ento : Alla fine delle lez io ni • em ail : anto ni o.st ro llo @unina.it • Sito do ce nte: ww w .docenti.uni na.it/ anton io.st ro llo • T elefon o: 08 1 7 6 -83125

Materi ale Di dattico

Disp on ib ile su l sit o do cente, in un ’area no n ri serv ata . Cartella:

Prenotazi one Esami:

Utilizza re esc lusivamente il sito

www .se gr epass. un ina .it

(sarà indisp en sab ile il pin pe r la v erb alizz az ione de ll'esam e)

Mod al ità di esa me: do m ande relative agli ar go m enti tr nel cors o; po ss ib ili do m ande relative alle esercitaz io ni .

Testo di riferi mento

Rabae y “Circ uit i In teg rat i Digi tal i, l ’ot tic a del pr og ett is ta” , II E di zi on e, Pear so n - Pren tic e Hall htt p:/ /bwr c. ee cs .be rk el ey .ed u/I cBoo k/

Wes te , Harr is : " CMOS VLSI Des ig n – ci rc ui t and sy ste ms perspective " Pears on – Addis on wesle y

Altri testi di consultazio ne

Smith: “ Appl ic ati on sp ec ifi c in teg ra ted ci rc ui ts ” Addi so n Wes le y

di sp on ib ile on -lin e:

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Organizzazi one del corso

Lezio ni di teoria

Eserc itazioni al calcolatore Laborator io 2 Agnano (G iovedì pomer iggi o)

• Per m aggi ori inform azi oni: htt p:// w page.unina.it /ast roll o

Strutt ura interna di Pico

Prob lem ati che pro ge ttu ali pe r i sistem i in te gra ti

Cosa sono e d ove si uti lizzano i sistem i VLSI

Perché rea lizzare sistemi VLSI

Fa tto ri che cont rib ui scono al lo svilup po ed all a d iffu sione de i sistem i VLSI

The Inven tors of the In teg rate d Circuit

The Kilb y Int eg rate d Circuit Sem

ic onductor die Active device

Elec tr ica l cont act s

The First Integrated Circuits

Bipolar logic 1960’ s

Svilup po de i p rocessi tecno log ici

Le gg e di Mo ore

Le gg e di M oo re

Power Dissi pation

Tecniche di p rogett o di s istemi VLSI

Livel li d i a strazione

Specifiche

Descr izion e Comp orta me nta le

Descrizion e RTL

Strutt ura interna di Pico

Descr izion e a l ivello ga te

Sin te si Aut om at ica

Livel lo Tran sistor

Livel lo La yout

Piazzamen to e colle ga men to di celle stand ard

Flu ss i top -do w e b ott om -up

Fase bo tto m -up

E’ p ossib ile migl io rar e le prestazion i rimanend o (ad esempio ) al livel lo la yout (ott imizzan do il pia zzamento ed il col le gamento del le cel le per ridurre gl i ele menti parassi ti)

Sforzo ag gi un tivo rido tt o

Migl io ram enti ott eni bil i in term in i di prestazion i alq uan to limitat i

Fase bo tto m -up

Caren ze de l m od ell o basato sui livell i di astrazion e

Proge tta zione ge rarchica

Ad o gnu no dei li vel li di astrazion e veng ono ado perate tecnich e di progettazione gerarchica .

Ogni ele mento del progetto viene ricorsivamente sudd ivi so in e le menti più sempli ci, fino a giun gere ad ele menti "atomici", di ridotta compl essità.

Esem pi o di Proge tta zion e ge rarchi ca (RTL)

Esempio di Proge tta zione ge rarchica (layou t)

Costi di un Circu ito Integrato

Co rso di Arch itettura dei Sistemi Integrati ^An _tonio

The Kilb y Int eg rate d Circuit ^Sem