Layout e simulazioni Post- Layout

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Layout e simulazioni Post- Layout

Introduzione

Una volta progettato il circuito ed aver verificato che tutte le specifiche siano state rispettate, si passa alla realizzazione del Layout. Questa fase è propedeutica alla fonderia:

vengono create le maschere che serviranno all’integrazione del Mixer, nel rispetto di tutte le regole del processo tecnologico. Anche in questo step progettuale occorre molta precisione da parte del progettista; infatti, l’introduzione di eventuali mismatch circuitali o di componenti parassiti potrebbero degradare significativamente le prestazioni raggiunte dallo schematico “ideale”.

Prima di procedere alla vera e propria fase di “disegno”, si forniscono le linee guida generali, si valutano i componenti di libreria e si dimensionano le piste di interconnessione.

Per ogni blocco progettato viene realizzato il relativo layout, viene verificato che rispetti sia le regole tecnologiche (DRC) che di corrispondenza (extracted ed LVS) con lo schematico. Terminato il Layout, si ripercorrono i medesimi passi seguiti durante la fase di simulazione da schematico, ripetendo tutte le analisi sulle viste “extracted”. In ultimo vengono riepilogati e mostrati i risultati delle simulazioni post-Layout con e senza l’inserimento dei PAD.

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6.1 Utilizzo di Cadence per la realizzazione del Layout

L’ambiente Cadence permette la realizzazione del layout tramite il tool Virtuoso XL.

Il layout della cella si presenta all’utente come la rappresentazione grafica delle maschere necessarie alla creazione fisica dei vari dispositivi.

La verifica del rispetto delle regole di realizzazione tecnologica viene effettuata dal DRC (Design Rule Check), un tool che viene lanciato direttamente dalla finestra di layout e che segnala eventuali errori di posizionamento di componenti e interconnessioni o di rispetto di distanze tra maschere. Un ultimo strumento di controllo è LVS (Layout Versus Schematic), anch’esso lanciato dalla finestra di Virtuoso XL. Questo tool si preoccupa di verificare l’effettiva corrispondenza tra vista schematic e layout della stessa cella, andando a confrontare le rispettive netlist generate e fornendo indicazioni di eventuali errori di matching (corrispondenza).

Nel seguito vengono brevemente descritte due procedure utilizzate per instanziare i componenti e per effettuare le simulazioni.

Componenti: Cadence offre la possibilità di importare la netlist generata dallo schematico per una realizzazione automatica del layout (modalità full-custom), anche se il Design Kit di AMS a disposizione non supportava tale funzionalità. Il layout è stato realizzato secondo una modalità che prevede la creazione di una cella con lo stesso nome di quella di partenza, ma con vista layout, istanziando i componenti corrispondenti e disegnando manualmente le relative interconnessioni (progettazione semi-custom). Il componente da instanziare deve essere dapprima selezionato nella finestra schematic; poi dal menù della vista layout, tramite il comando “create instance”, si passa alla libreria che contiene i dispositivi della nostra tecnologia e si seleziona il componente desiderato con l’opzione “layout”. Con questa procedura è quindi possibile mappare sulla finestra di layout tutti i componenti senza doverne disegnare manualmente i singoli layers.

Al momento dell’apertura della finestra Layout, si apre anche la finestra LSV (Layer Selection Window), in cui sono presenti tutti i layer utilizzati dalla tecnologia. Le interconnessioni si realizzano selezionando l’icona corrispondente al layer desiderato e tracciandole con il mouse sul foglio di lavoro.

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Simulazioni: Tutte le analisi descritte nel Cap. 3 possono essere fatte anche sul relativo Extracted, cioè sul circuito equivalente che comprende gli elementi parassiti estratti dal layout del circuito. È necessario però indicare al simulatore quale cella sia l’oggetto delle nostre analisi (schematico o extracted). Per fare ciò, dallo schematico di test, aprire Analog Environment (Affirma), chiamare load state e caricare lo stato della simulazione da effettuare (è possibile, anzi consigliabile, utilizzare gli stessi stati adoperati per le simulazioni da schematico). Nella finestra setup environment inserire extracted prima di schematic nel campo switch view list (Fig. 6.1).

Fig. 6.1: Finestra per l’impostazione delle simulazioni post-Layout

Con questa operazione il simulatore sceglie come circuiti per le simulazioni prima le viste extracted e poi quelle schematic. Queste considerazioni sono molto importanti per trattare le strutture a gerarchia: è possibile simulare il circuito considerando un solo blocco Extracted e tutti gli altri schematici (e quindi valutare le singole prestazioni del singolo blocco Layout). Poi si procede alle simulazioni (run) in maniera del tutto analoga a quanto fatto per la rete ideale.

6.2 Linee guida seguite per la progettazione del Layout

I passi di lavoro sono riassunti nei punti seguenti.

• Partendo dallo schematico realizzato e di cui si vuole realizzare il layout, occorre innanzitutto inserire i pin per ogni terminale di riferimento: ingresso, uscita, tensione di alimentazione, massa ed eventuali terminali di tuning.

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• All’interno della stessa cella si deve aprire un nuovo file con lo stesso nome ma con vista “layout”.

• Prima di procedere, è necessario impostare il foglio di lavoro (layout). È molto importante settare correttamente la dimensione della griglia, scegliendo la dimensione minima (in termini di spacing) consentita dalla tecnologia. Questo passo risulterà utile quando si dovranno disporre i componenti con estrema precisione sul layout.

• Il passo successivo è quello di instanziare i componenti. In questa stessa fase è opportuno controllare che i componenti abbiano le stesse dimensioni di quelli presenti nella vista schematic.

• Una volta posizionati i componenti nella finestra di layout si deve passare alla loro disposizione relativa e quindi alla realizzazione delle opportune interconnessioni, rispettando le regole di layout imposte dalla tecnologia utilizzata. Come accennato, la verifica del rispetto di tali regole (p.es. spacing minimo fra layers) è affidata al tool Device Rule Check (DRC). È utile lanciare un DRC con una certa costanza, onde evitare l’accumulo di errori. Dopo aver eseguito il DRC, i risultati della verifica vengono visualizzati nella finestra icfb.

• A questo punto devono essere predisposti i collegamenti fra i pin dello schema e i PAD di interfacciamento con l’esterno.

• Completato il layout bisogna ricavare una netlist da utilizzare nelle simulazioni post-layout, che tenga conto delle capacità parassite: ciò è possibile lanciando, dal menu Verify della vista layout, il tool Extracted. In questa fase viene creata automaticamente dal simulatore la vista Extracted comprensiva delle capacità parassite estratte.

• La verifica successiva consiste nel controllare se il layout disegnato corrisponde al circuito presente nella vista schematic: per far questo si utilizza il tool Layout Versus Schematic (LVS). Questa fase è molto delicata: eventuali discordanze conducono a modificare il layout e a ripetere le precedenti operazioni; in ogni caso, è possibile visualizzare il punto preciso dove si è verificato l’errore e quindi individuare l’elemento da ridisegnare.

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• Una volta superate correttamente le verifiche con LVS (“matching”) si passa alla simulazione post-layout della cella Extracted.

• Il confronto dei risultati fra le simulazioni “schematiche” e quelle “post-layout”

porta, eventualmente, a riprogettare l’intero circuito o a modificare il solo layout.

6.3 Componenti di libreria

Come già ricordato, la tecnologia utilizzata è una BiCMOS 0.35 µm (con la parte bipolare in eterostruttura Si-Ge) di AMS. Si elencano adesso alcune caratteristiche fisiche del processo.

Per quanto riguarda i componenti passivi il design-kit mette a disposizione due tipi di resistori e due tipi di condensatori. I resistori, realizzati in polisilicio, sono RPOLY2 ed RPOLYHC, mentre le capacità CPOLY e CMIM.

Si ricorda intanto che, nota la resistenza per quadrato, la resistenza complessiva di un resistore integrato è data dall’espressione: R ^L ^L R N

S Wt

ρ ρ

= = = _,⋅ _, dove, R ^L

=W

, ed

N numero di quadri t

= ρ =

, , ρ è la resistività equivalente del materiale, t lo spessore, L la lunghezza e W la larghezza della pista.

La tecnologia fornisce la possibilità di utilizzare due diversi strati di polisilicio, che presentano, perciò, due valori differenti di R_quadro e quindi due diversi tipi di resistori.

La RPOLY2 viene realizzata con un polisilicio maggiormente drogato ed infatti è caratterizzata da una resistenza per quadrato pari a R^poly² 51.81 /

t

= ρ = Ω

, ,, dove ρ

rappresenta la resistività e t lo spessore del polisilicio.

La RPOLYHC viene invece realizzata con un polisilicio poco drogato ed è quindi caratterizzata da una maggiore resistenza per quadrato: R^Polyhc 1206 /

t

= ρ = Ω

, ,.

La RPOLYHC è pertanto più adatta ad implementare elevati valori di resistenza dal momento che consente di risparmiare spazio su chip in virtù della elevata resistività.

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Analogamente al resistore, si ricorda innanzitutto che, data la densità di capacità di un condensatore integrato, la capacità totale è data dalla seguente espressione:

Cd

d

C S LW C

d d S

ε ε

= = ⋅ = ⋅ , dove L è la lunghezza dell’armatura del condensatore, W la sua larghezza, S la superficie, d la distanza tra le armature ed ε è la permittività dell’ossido.

Anche in questo caso esistono due valori differenti di Cd.

Il condensatore CPOLY è realizzato mediante due armature in polisilicio (poly1 e poly2) è caratterizzata da un valore di densità di capacità pari a: C_d^poly 0.8968f / ²

d F m

ε µ

= = , dove

d rappresenta la distanza fra le armature ed ε=ε0εr è la permittività dell’ossido.

La capacità CMIM è invece realizzata sfruttando due armature in Metal 2 e Metal 3 ed è caratterizzata da un valore di densità di capacità pari a: C_d^MIM 1.23f F/ ²

d m

ε µ

= = .

Analogamente a quanto detto per la RPOLYHC, questo condensatore, avendo un valore più elevato di densità di capacità, consente di ridurre l’occupazione di spazio su chip.

Pertanto, nel Layout sono state utilizzate le CMIM per implementare tutte le capacità degli specchi di corrente, mentre in tutti gli altri casi si sono preferite le CPOLY.

Un discorso particolare meritano i transistori bipolari ed in particolare per quelli usati nello stadio TC. Il progettista può scegliere le dimensioni dell’Emettitore (ossia, la lunghezza di E), mentre le proporzioni geometriche dei bipolari sono fissate dalla fonderia;

Base e Collettore vengono dimensionate di conseguenza. Come visto in §5.5, nel DC occorre inserire 3 BJT in parallelo. Per migliorare le caratteristiche elettriche complessive ed ottimizzare anche l’occupazione di spazio sul chip, conviene realizzare i tre dispositivi all’interno di un’unica area attiva. Per fare ciò Cadence permette di “appiattire” un elemento utilizzando il comando Flatten (selezionare hierarchy dal menu edit); questo dà libertà al progettista di modificare qualsiasi maschera che componga il layout di libreria di un dispositivo.

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6.4 PAD

La libreria tecnologica mette a disposizione tre diversi tipi di PAD (RF, VCC, gnd); fra di essi si distinguono quelli aventi tutti i diodi di protezione per eventuali scariche elettrostatiche (ESD) e quelli non protetti. Purtroppo, a causa della capacità introdotta dai diodi polarizzati inversamente e da quella associata ai quattro livelli di metal impilati per formare il PAD stesso [1], la capacità parassita totale (intorno ai 300 fF) altera irrimediabilmente le prestazioni del Mixer. Proprio nel tentativo di recuperare le prestazioni ottenute nella prima fase del progetto, si è deciso di utilizzare per tutti i terminali di ingresso e uscita (compresa l’alimentazione e il gnd) i PAD senza i diodi di protezione. Si è visto però che anche in questo caso la capacità parassita introdotta, stimata attorno ai 150 fF, altera le prestazioni del Mixer rispetto al caso ideale senza PAD. In Fig. 6.2 è mostrata la sezione di un PAD non protetto.

Fig. 6.2: Vista in sezione di un PAD senza protezioni

Il bondwire è una tecnica di interconnessione elettrica (solitamente realizzata in oro) molto utilizzata nella progettazione a radiofrequenza che consente di collegare i PAD presenti sul die ai pin del package [2]. La disposizione dei PAD sul layout è stata realizzata in base al principio di simmetria utilizzato per tutti i componenti (si veda avanti) e cercando di ridurre, per quanto possibile, la lunghezza delle piste di metal.

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6.5 Dimensionamento delle piste di interconnessione

Prima di passare al disegno del Layout, è opportuno dimensionare le piste di interconnessione per evitare di introdurre ulteriori capacità parassite, fonti di degrado delle prestazioni complessive. Tale procedura di massima si basa sullo studio e l’analisi delle correnti. Infatti, le piste di connessione hanno una capacità specifica di conduzione legata alla loro larghezza; è sufficiente, quindi, valutare la larghezza corretta della metal in base alla massima densità di corrente (Tab. 6.1) che ciascuna pista è in grado di sopportare.

In corrispondenza della PAin_RF del punto di compressione (cioè PAin_RF ≈0dBm) si valuta l’entità delle correnti mediante un’analisi transitoria. Per ogni nodo di interconnessione si ricavano i valori dei livelli di corrente. Con il calculator si possono valutare il valore medio della grandezza (average) ed il valore efficace (RMS) dell’onda sinusoidale sovrapposta alla continua e come riferimento di corrente prendere la somma dei due valori. Effettuando le opportune conversioni si ottiene il valore della generica pista di interconnessione.

Segue un esempio: se Imedia=2.3 mA ed Iefficace=1.1 mA, allora risulta W=3.4 µm. In ogni caso, l’utilizzo di metal larghe introduce inevitabilmente notevoli capacità parassite che modificano la risposta in frequenza del sistema.

Oltre al dimensionamento della larghezza delle piste di metal, anche per la determinazione del numero di vias e delle contact deve essere effettuato lo stesso procedimento.

La tabella 6.1 riporta i dati del processo forniti dal design-kit.

MET current density 1.0 mA/µm

CNT current density 0.4x0.4µm² 0.94 mA/cnt VIA1 current density 0.5x0.5µm² 0.6 mA/via VIA2 current density 0.5x0.5µm²: 0.6 mA/via

Tab. 6.1: Densità di corrente per metal, vias e contact

Un accorgimento adottato è stato quello di non far passare, per quanto possibile, le piste di metal di layer “vicini” una sopra l’altra per evitare di introdurre capacità parassite dannose.

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6.6 Layout dei sottocircuiti

Le linee guida seguite nella progettazione durante la fase di layout sono le medesime di quelle viste a proposito dello schematico. In particolare per evitare di peggiorare linearità reiezione e guadagno di conversione, si è inseguita la ricerca della minimizzazione dei parassiti e della riduzione del percorso del segnale mediante una disposizione baricentrica e simmetrica degli elementi circuitali al fine di minimizzare gli errori di matching. Inoltre, le metallizzazioni destinate al percorso dei segnali in controfase sono mantenute parallele e vicine in modo da minimizzare le mutue induttanze.

Riportiamo di seguito i layout dei diversi blocchi utilizzati per l’implementazione del sistema complessivo. I valori dei componenti del layout sono stati tarati, dopo una prima simulazione post-layout, per migliorare le prestazioni del Mixer in corrispondenza delle frequenze di lavoro(con differenze minime rispetto allo schematic).

6.6.1 PPOL

Il layout del filtro polifase è stato ottenuto tenendo conto del percorso del segnale:

l’obiettivo è realizzare un cammino a bassa resistenza evitando le capacità parassite delle interconnessioni. In Fig. 6.2 è mostrato il Layout di questo blocco.

Fig. 6.2: Layout del PPOL

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6.6.2 Amplificatore Differenziale

Il layout dell’AD è stato realizzato osservando la disposizione completamente simmetrica dei segnali LOI ed LOQ e la collocazione degli altri elementi è stata una conseguenza naturale. Anche il posizionamento degli specchi di corrente è speculare, anche se ciò inficia leggermente la simmetria.

Fig. 6.3: Layout dell’AD

La maggior parte dello spazio occupato sul chip è imputabile alle capacità di disaccoppiamento (non visibili) e alla capacità per il filtraggio del rumore di substrato.

6.6.3 Down-Converter

Il layout del DC deve essere realizzato con molta cura. Innanzitutto, si osserva che i segnali LO, per come è allocato il layout del mixer all’interno del chip, provengono dal lato

“verticale”, mentre il segnale a RF è prelevato tramite i relativi PAD dal lato “orizzontale”

(v. Fig. del paragrafo 6.5). I segnali di uscita a IF rispettano lo stesso flusso di quelli LO^{( )}¹. Queste inevitabili asimmetrie potrebbero portare a cammini differenti sui rami percorsi dai segnali e quindi al degrado delle prestazioni. Il problema è superato ricorrendo ad una

( )₁ Dalla stessa figura si vede che IF ed RF sono sulla stessa linea. In realtà è il sommatore che si occupa di riportare i segnali IF sullo stesso lato di quelli a RF.

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disposizione dei componenti funzionale a tale scopo. Ovviamente, tutto deve avvenire mantenendo sempre un occhio di riguardo nei confronti dell’occupazione di spazio sul chip.

Anche nella realizzazione dell’architettura complessiva doppiamente bilanciata si è cercato di mantenere la maggior simmetria possibile e si è minimizzato il percorso del segnale utile. Per evitare dissimmetrie nel funzionamento dei due mixer (I e Q) i transistori dello stadio TC ed in particolare per quelli switching sono stati disposti in modo perfettamente simmetrico. La tecnica utilizzata è quella della disposizione baricentrica (matching dei bjt). In Fig. 6.4 è mostrato un particolare del Layout dello stadio LO del DC:

si nota la simmetria dei transistori di area 3.

Fig. 6.4: Particolare del Layout della sezione switching

Un altro problema che ci siamo posti è quello della scelta del percorso delle Metal con alte correnti trasportate: sarebbe auspicabile che non vi fossero interconnessioni (su livelli di Metal diversi) con i dispositivi al fine di evitare pericolose capacità parassite in punti sensibili del nostro circuito. Questo effetto è particolarmente sentito per i BJT dello stadio TC. Infatti, per rispettare il progetto analitico sulle correnti di emettitore e di collettore dei BJT a RF, siamo costretti a far passare le metal sopra la base e quindi si crea un effetto parassita sicuramente non trascurabile. D’altra parte non è pensabile estrarre lateralmente la Metal perché così facendo si creerebbe un pericoloso collo di bottiglia: si avrebbero delle intollerabili densità di corrente.

Il discorso precedente vale anche per il numero di contact e di via da inserire nelle interconnessioni: anche qui ci sono dei valori specifici di densità di corrente forniti dal costruttore che vanno rispettati.

In definitiva, è stata rispettata sia la simmetria sul percorso del segnale che la disposizione baricentrica dei dispositivi (Fig. 6.5) e gli effetti parassiti sono comunque

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accettabili. Si nota che i tre bjt dello stadio TC in parallelo sono realizzati all’interno della stessa area attiva (si ha un unico BJT con molteplicità 3 in luogo di 3 transistori ).

Fig. 6.5: Layout del DownConverter

6.6.4 Buffer

Viste le uscite della sezione IF, la disposizione degli elementi all’interno del layout è ancora simmetrica, ma è allineata in verticale.

Fig. 6.6: Layout del Buffer

Per brevità non vengono mostrate le capacità di disaccoppiamento.

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6.6.5 PPIF

La sistemazione degli elementi circuitali del PPIF ricalca quella della sezione LO, nonostante uno stadio in più. In questo circuito è ancora più sentito il problema della simmetria in quanto eventuali dissimmetrie determineranno errori di fase e di ampiezze sui segnali verso il sommatore e quindi un degrado della reiezione della frequenza immagine.

In Fig. 6.7 è mostrato il Layout di questo sottocircuito.

Fig. 6.7: Layout del PPIF

6.6.6 Sommatore

Per il sommatore valgono considerazioni simili a quelle fatte a proposito del Downconverter. I segnali di ingresso (provenienti dal PPIF) e quelli di uscita si trovano su due lati diversi del chip. Per evitare dissimmetrie sui percorsi dei segnali, i BJT sono stati disposti seguendo un allineamento in verticale, così da permettere il prelievo del segnale utile dal basso. L’ulteriore piedino per il tuning è previsto sullo stesso lato dell’uscita. In Fig. 6.8 è mostrato il Layout del sommatore (per esigenze di spazio si omettono le capacità di disaccoppiamento).

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Fig. 6.8: Layout del Sommatore

6.7 Layout definitivo

Il Layout definitivo, con tutti i blocchi connessi opportunamente e comprensivo di PAD, è mostrato in Fig. 6.9.

Fig. 6.9: Layout definitivo

Come si evince dal disegno precedente, la struttura è stata sviluppata secondo due assi di simmetria ideali (uno orizzontale per il flusso di segnale LO e l’altro verticale per il segnale utile) che la rendono perfettamente simmetrica. In continua, invece, gli specchi di corrente dissimmetrizzano leggermente la struttura.

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Le coppie di metallizzazioni che accolgono i segnali differenziali (sia di ingresso che di uscita) sono il più possibile vicine fra loro per ridurre il contributo della mutua induzione.

Si nota ancora come i segnali provenienti dall’oscillatore locale siano disposti lontano e sul lato perpendicolare rispetto al segnale a RF per evitare problemi legati ad accoppiamenti indesiderati. Fra i segnali di ingresso a RF e di uscita a IF sono interposti i PAD di massa (GND), di alimentazione (VCC) e di tuning (Vtun); tali segnali pur essendo sullo stesso lato, non si influenzano apprezzabilmente in quanto lavorano su frequenze distanti. Risulta evidente che il percorso del segnale da traslare percorre un tragitto minimo e simmetrico sui due canali. Si osserva inoltre che per evitare disturbi provenienti dal substrato e le interferenze tra i segnali a radiofrequenza, il substrato stesso è vincolato al GND tramite dei contatti di substrato che circondano tutti i blocchi (senza mai offrire dei percorsi chiusi, al fine di evitare accoppiamenti elettromagnetici). L’occupazione di area del circuito è pari a 1150µm×510µm. Balza subito agli occhi che la maggior parte dello spazio è occupato dalle capacità dei filtri polifase. Il mixer così progettato è stato integrato realizzando un chip contenente anche il LNA, il Switch d’antenna [3] ed il Power Amplifier [4]. Tale chip è riportato in Fig. 6.10.

Fig. 6.10: Chip realizzato

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6.8 Simulazioni post-Layout

Del circuito di test usato nel Cap. 5 ne è stato realizzato il Layout e quindi sono stati valutati i relativi parametri caratteristici, mantenendo i soliti livelli di segnale e gli stessi stati delle simulazioni della vista schematic. Le simulazioni post-Layout permettono di valutare le prestazioni del Layout, verificare differenze sostanziali con lo schematico ed eventualmente tornare a riprogettare. Il circuito di riferimento per le simulazioni è lo stesso di quello usato in occasione delle simulazioni pre-Layout.

Durante la realizzazione dei layout dei vari blocchi sono state effettuate delle prove intermedie per valutare la “bontà” dei blocchi ottenuti; è stato simulato, allora, l’intero circuito inserendo solo il layout (vista extracted) del blocco da testare e lasciando di volta in volta gli altri blocchi come ideali (viste schematic). Questa tipologia di indagine è stata utile per rivelare i blocchi che presentavano elevate capacità parassite (quindi maggior degrado delle prestazioni) e ricalibrare alcuni elementi circuitali o le dimensioni delle stesse Metal. Nelle tabelle successive (Tab. 6.2-6.7 ) sono riportati i risultati.

PPOL Con PAD Senza PAD

Valore Unità di misura Valore Unità di misura

ConversionGain(GC) 0.4 dB 7.8 dB

AVTOT 5.71 dB 7.9 dB

ImageRejectionRatio(IRR) 48.3 dB 50.2 dB

dft(Vout) 37.3 mV 86.14 mV

Tab. 6.2: Risultati delle simulazioni considerando la vista extracted del solo PPOL

A.D. Con PAD Senza PAD

ConversionGain(GC) 0 dB 6.91 dB

AVTOT 4 dB 7 dB

ImageRejectionRatio(IRR) 48 dB 53.8 dB

Tab. 6.3: Risultati delle simulazioni considerando la vista extracted del solo A.D.

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Mixer_core Con PAD Senza PAD

ConversionGain(GC) 0 dB 7.7 dB

Tab. 6.4: Risultati considerando la vista extracted del solo DownConverter

Buffer Con PAD Senza PAD

ConversionGain(GC) 0.23 dB 7.8 dB

Tab. 6.5: Risultati delle simulazioni considerando la vista extracted del solo Buffer

PPIF Con PAD Senza PAD

ConversionGain(GC) -1.73 dB 5.9 dB

AVTOT 3.47 dB 6 dB

dft(Vout) 28.77 mV 69 mV

Tab. 6.6: Risultati delle simulazioni considerando la vista extracted del solo PPIF

Sommatore Con PAD Senza PAD

ConversionGain(GC) -4.12 dB 3.5 dB

AVTOT 1 dB 4.6 dB

Tab. 6.7: Risultati considerando la vista extracted del solo Sommatore

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Dopo aver effettuato l’estrazione dei parassiti per ogni blocco, si è proceduto con l’analisi delle prestazioni del sistema “reale”. Le simulazioni sono state condotte sia senza sia con i PAD. Si ricorda che i PAD sono stati inseriti soltanto ai fini delle misure del chip dopo la restituzione dello stesso da parte della fonderia, in quanto nella seconda fase di questo progetto il mixer verrà inserito direttamente nella catena di ricezione e non ci sarà bisogno di alcun PAD.

Nella tabella successiva (Tab. 6.8) sono riassunti i risultati definitivi ottenuti dalle simulazioni post-layout, senza l’uso dei PAD. Invece, in Fig. 6.11 è mostrato l’andamento grafico della simulazione PXF che fornisce i risultati di GC e di IRR.

Nome Valore Unità di misura

Conversion Gain (GC) 0.6 dB

AVTOT 0.4 dB

Image Rejection Ratio (IRR) min. 51 dB

dft(Vout) @ 1.1GHz 33.9 mV

Tab. 6.8: Riepilogo risultati delle simulazioni post-layout, senza l’uso di alcun PAD.

Fig. 6.11: Simulazione Post-Layout di G_C e IRR, senza l’uso di alcun PAD

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Dopo la prima simulazione post-layout, ci si rende conto che il guadagno di conversione si è ridotto notevolmente per effetto delle capacità parassite. Naturalmente in uscita è anche prevedibile una modifica della linearità. La reiezione della frequenza immagine è praticamente inalterata.

La reiezione della frequenza immagine è stata uno dei parametri fondamentali nel progettare il circuito. Pertanto, questa specifica è stata indagata a fondo anche con simulazioni post-Layout. In Fig. 6.12 sono riportati gli andamenti nel tempo relativi alla IRR nel caso di un PPIF ideale e “reale”, rispettivamente.

Fig. 6.12: Confronto fra IRR di PPIF pre e post-Layout

Questi andamenti mostrano che nella fase di re-design occorre riprogettare direttamente dal layout il PPIF; in ogni caso la reiezione della frequenza immagine è ampiamente al di sopra di quanto richiesto dal progetto.

Le simulazioni post-Layout hanno anche evidenziato il buon comportamento del circuito sotto il profilo della NF. Il suo valore è in linea con quello delle simulazioni effettuata sul circuito ideale (NF ≅20dB).

Le simulazioni relative al punto di compressione richiedono molte risorse e si sono rivelate lunghe ed onerose; pertanto non è stato possibile portarle a termine, pur impostando

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il simulatore con una bassa accuratezza e con pochi passi di analisi. Comunque, visto il degrado del guadagno di conversione ci aspettiamo che il CP1dB non subisca sostanziali modifiche. Lo stesso discorso si può fare a proposito IIP3 (si ricorda che per ricevitori non selettivi le due grandezze distano di circa 9.6dB).

Dalle simulazioni post-layout delle altre specifiche di progetto (isolamenti) non si riscontrano variazioni significative rispetto ai risultati calcolati in fase di simulazione pre- layout.

Seguono le simulazioni con i PAD. Si riportano di seguito, in questa nuova condizione, i risultati numerici delle grandezze simulate (Tab. 6.9).

Nome Valore Unità di misura

Conversion Gain (GC) -8 dB

AVTOT -4.4 dB

Image Rejection Ratio (IRR) min. 50.2 dB

Tab. 6.9: Riepilogo risultati simulazioni post-layout, con l’inserimento dei PAD.

In definitiva, l’analisi del circuito post-Layout senza PAD rivela un degrado

“fisiologico” delle prestazioni complessive, viste le inevitabili capacità parassite introdotte dai vari blocchi progettati. Purtroppo le prestazioni peggiorano ulteriormente con l’inserimento dei PAD. Tali effetti potranno essere eliminati quando, nella fase di integrazione successiva, il Mixer sarà inserito direttamente nella catena di ricezione e quindi non ci sarà la necessità di utilizzare i PAD.

Concludendo, i parametri parassiti modificano parzialmente le prestazioni del circuito, ma non il suo comportamento generale.