Analisi al variare di V DD

Il modulatore è stato testato anche con tensioni di alimentazione diverse da 0.3 V, per verificarne il funzionamento e la variazione di prestazioni al variare di VDD;

ovviamente, è da tenere in considerazione che il circuito è progettato per quella specifica VDD e che quindi non è ottimizzato per gli altri valori. Nelle Figure 5.13,

5.14 e 5.15 sono riportati i grafici in continua risultanti, rispettivamente, da valori di VDD pari a 0.25, 0.4 e 0.6 Volt, sempre con frequenza di 32 kHz. Per le due

tensioni di alimentazione maggiori la caratteristica ingresso/uscita del convertitore reale sarebbe stata indistinguibile, su questa scala, da quella Ideale, e quindi, per necessità di visualizzazione, è stato riportato l’andamento dell’INL in funzione della tensione in ingresso.

Figura 5.13: Caratteristica ingresso/uscita del modulatore con V_DD = 250 mV.

Con VDD =250 mV l’errore aumenta notevolmente, specialmente nella metà

inferiore della dinamica, con punte che arrivano fino a IN L ∼= 3 mV: occorre diminuire la frequenza di campionamento per ottenere delle prestazioni accettabili. Con VDD =400 mV non si hanno particolari miglioramenti in termini di INL,

anche se il suo andamento (esclusi i punti estremi) diventa estremamente più re- golare; in particolare, il suo modulo aumenta con la tensione, facendo pensare ad un problema di iniezione di carica.

Con VDD = 600 mV la situazione migliora notevolmente, riducendo l’INL mas-

Figura 5.14: INL in funzione della tensione in ingresso, con VDD =0.4 V.

test estensiva, come quella eseguita per VDD = 0.3 V, ci possiamo aspettare un

numero di bit efficaci fino a 14, a parità di frequenza di campionamento, la quale può esser spinta fino a 100 kHz senza degradare le prestazioni; inoltre, i valori dell’offset sono ηio = −133 µV e σio = 363 µV , con quest’ultimo che è significati-

vamente diminuito. Accettando una riduzione di ENOB, invece, la fC può essere

incrementata fino a 200 kHz, permettendo di aumentare la banda del segnale utile.

Conclusioni

Scopo di questa tesi è stato lo sviluppo di un modulatore ∆Σ pensato per lavorare con tensione di alimentazione molto bassa. Dopo aver definito, ad alto livello, l’architettura del modulatore, si è passati alla progettazione di ogni singolo blocco che lo costituisce, prestando particolare attenzione alle problematiche che deriva- no dall’implementazione ultra-low voltage; il primo integratore, che costituisce il blocco più critico, ha un’architettura di tipo switched capacitors, un guadagno in continua dell’ordine del cubo di quello del singolo amplificatore e applica la cor-

related double sampling, tecnica dinamica di riduzione di offset e rumore flicker.

Dopo il dimensionamento di tutti i componenti, a livello del singolo transistore, si è passati ad una fase di test e simulazioni, prima di ogni circuito, e poi complessi- vamente di tutto il modulatore; per elaborare la bitstream prodotta in uscita, si è emulato un filtro CIC del terzo ordine in linguaggio ad alto livello, il python.

Con un OSR pari a 128 e una frequenza di campionamento pari a 32 kHz, il modulatore accetta in ingresso segnali fino a 125 Hz con una risoluzione teorica di 16 bit; in realtà, con una tensione di alimentazione di 0.3 V, problemi di non linearità degli integratori influiscono sulle prestazioni e il numero di bit efficaci risulta essere pari a 8.79, con un SINAD (o SNDR) che vale 54.7 dB. Di contro, il consumo di potenza è risultato essere estremamente basso, ovvero 15.6 nW. Simulazioni effettuate con una tensione di alimentazione di 0.6 V hanno dimostrato la possibilità di ottenere risoluzioni efficaci più vicine al limite teorico, ovvero pari a circa 14 bit.

Gli sviluppi futuri di questo progetto riguarderanno certamente l’implemen- tazione del filtro con un linguaggio di descrizione dell’hardware, in previsione di realizzare un test-chip, per il quale sarà necessario anche disegnare il layout del modulatore, peraltro topologicamente molto semplice. Parallelamente, sarà neces- sario portare avanti un’indagine più approfondita sugli effetti di non linearità e sulle possibili soluzioni, in modo da incrementare il SINAD, e quindi gli ENOB, anche alla minima tensione di alimentazione.

Appendice A

Correlated Double Sampling

A basse frequenze, la presenza di offset, deriva dell’offset e rumore flicker rischia di degradare pesantemente le prestazioni di un sistema analogico, in termini di accuratezza e risoluzione, perciò si rendono spesso necessarie tecniche dinamiche di riduzione di questi contributi. Queste si possono dividere in tre principali categorie:

• Auto-Zero (AZ)

• Correlated Double Sampling (CDS) • Modulazione Chopper (CHS)

L’integratore inverter-based utilizzato nell’architettura del modulatore ∆Σ ap- plica la correlated double sampling al rumore (indicando, con questo termine, tutti i contributi sopra menzionati), quindi, in questa trattazione, ci limiteremo ad analizzare solo questa tecnica. Essa si compone sostanzialmente di due fasi:

• primo campionamento del rumore;

• secondo campionamento, ma stavolta include sia il segnale utile che il rumore. Come si può dedurre, un sistema che applica la CDS non è tempo-continuo, ma è tempo-discreto. Il segnale risultante sarà la differenza fra il secondo e il primo campione, secondo la relazione seguente:

vCDS(nT ) = A[vi(nT ) − vn(nT ) + vn(nT + tD)]

Dove tD è il tempo trascorso fra il primo e il secondo campionamento. I due

termini di rumore si sottraggono fra loro, cancellando idealmente tutte le compo- nenti che non sono variate in quel lasso di tempo, ovvero quelle che si possono considerare correlate, da cui il nome della tecnica.

Spesso e volentieri, tD è metà del periodo di clock, per cui si può scrivere il

rumore residuo come:

vnCDS(nT ) = vn(nT ) − vn



nT − T

2



Per calcolare la densità spettrale di potenza (d.s.p.) di vnCDS(nT ) ci si può

riferire al modello di Figura A.1.

Figura A.1: Modello equivalente dell’operazione di CDS. Immagine tratta da [5].

Ricavando l’espressione della funzione di trasferimento per vtc(t) nel dominio

della frequenza: H(f ) = Vtc(f ) Vn(f ) = 1 − e−j2πfT2 = e−jπf T 2  ejπfT2 − e−jπf T 2  = e−jπfT2 · 2j sin  πfT 2 

Passando alle densità spettrali di potenza, dal momento che vn(t) è un processo

stocastico: SVtc = |H(f )| 2_S Vn = 4 sin 2 πfT 2  · SVn

Lo spettro originario è quindi moltiplicato per un seno al quadrato, quindi, se la frequenza di clock è sufficientemente alta, si può assumere una perfetta cancellazione di offset e flicker.

Per ottenere la sequenza di rumore vnCDS(nT ) manca da campionare il processo

vtc(t). La trasformata di un segnale campionato è data da:

VnCDS(f ) = ∞ X k=−∞ (1 − e−jπ(f T −k))Vn  f − k T 

Nel nostro caso, stiamo analizzando un processo stocastico, la cui densità spettrale di potenza dopo il campionamento risulta:

SV_nCDS(f ) = 4 ∞ X k=−∞ sin2π 2(f T − k)  SVn  f − k T 

Se l’amplificatore in esame ha una risposta di tipo passa-basso con banda B, l’espressione sopra si riduce a:

SV_nCDS(f ) ∼= 4

B fclk

SBB

Dove SBB è il livello della d.s.p. del rumore termico. L’equazione è rappresen-

tativa dell’effetto di noise foldover, ovvero il "ripiegamento" del rumore in banda base dovuto alla sovrapposizione delle repliche; però, perlomeno idealmente, sono stati soppressi offset e flicker [5].

Appendice B

Filtro CIC

Nel convertitore ∆Σ, dopo il modulatore, occorre un filtro digitale per l’elabora- zione digitale della bitstream: ciò permette di eliminare il rumore fuori banda e di sfruttare tutti i benefici del sovracampionamento. Una scelta tipica è quella di un due stadi, come quello di Figura 1.21, dove il primo stadio è costituito da un CIC,

Cascaded Integrator-Comb. In questa trattazione si è deciso di implementare, via

software, solo quest’ultimo, per semplicità, tenendo in considerazione il fatto che la sua risposta in banda non si può considerare piatta.

B.1

Architettura

Figura B.1: Struttura di un filtro CIC del terzo ordine. Immagine tratta da [7]

La struttura tipica di un filtro CIC decimatore del terzo ordine è mostrata in Figura B.1; in essa si possono notare due sezioni, quella di integrazione e quella comb. La prima consiste in N integratori digitali (accumulatori), dove N è l’ordine del filtro, e opera ad una frequenza fS che è quella di sovracampionamento; la

HI(z) =

1 1 − z−1

La seconda sezione è formata da N filtri comb con un ritardo differenziale di M campioni per stadio, ed opera ad una frequenza che è pari a fout= f_RS; la risposta

del singolo stadio, riferita a fS è mostrata di seguito:

HC(z) = 1 − z−RM

R è il fattore di decimazione dello switch interposto fra le due sezioni e, nel nostro caso, è pari all’OSR, mentre M tipicamente assume un valore unitario.

La risposta complessiva del filtro nel dominio z è data da:

H(z) = HI(z)NHC(z)N = (1 − z−RM)N (1 − z−1₎N = "_{RM −1} X k=0 z−k #N

Passando nel dominio della frequenza, con la sostituzione z = ej2πRf , riferendoci

alla variabile normalizzata f = fS

R, si può valutare il modulo al quadrato della

funzione di trasferimento con pochi passaggi matematici:

P (f ) = |H(f )|2 =

"

sin (πM f ) sin (πM_Rf)

#2N

Se R  1, allora si può approssimare la precedente espressione per le basse frequenze come segue:

P (f ) ∼= " RMsin (πM f ) (πM f ) #2N = K · sinc2N(M f )

La risposta è di tipo passa-basso e si annulla per ogni multiplo intero di fc

M R:

questo può essere sfruttato dal progettista, variando M, allo scopo di reiettare efficacemente componenti spettrali di disturbo, quali le armoniche della frequenza di rete. L’implementazione hardware è relativamente immediata, essendo ogni singolo stadio composto da un registro ed un accumulatore [11].

B.2

Emulazione del filtro CIC con un linguaggio

ad alto livello

Un filtro CIC del terzo ordine è stato implementato in python in questo lavoro di tesi, per consentire l’elaborazione della bitstream prodotta dal modulatore ∆Σ. Dall’architettura presentata nel precedente paragrafo, la scrittura del programma

segue immediatamente; un dettaglio da considerare è certamente il fatto che la versione software del filtro non risente del problema di aritmetica finita, nei limiti del calcolatore su cui il programma sta girando, contrariamente ad una versione scritta in linguaggio HDL. Di seguito è riportato il codice utilizzato.

def c i c ( s o u r c e , R=128 , o r d e r =3 , i b i t s =1 , o b i t s =16 , V r e f = 0 . 3 ) : numbits = o r d e r ∗ i n t ( round ( l o g (R) / l o g ( 2 ) ) ) + i b i t s o u t s h i f t = numbits − o b i t s outmask = ( 1 << ( o b i t s ) ) − 1 r 1 =0. r 2 =0. r 3 =0. r 4 =0. r 5 =0. r 6 =0. r 7 =0. j =0 o u t = np . a r a n g e ( s o u r c e . s i z e /R) f o r i in range ( s o u r c e . s i z e ) : r 1 += s o u r c e [ i ] r 2 += r 1 r 3 += r 2 i f ( f l o a t ( ( i +1)%R) == 0 ) : r 7 = r 3 − r 4 − r 5 − r 6 r 6 = r 3 − r 4 − r 5 r 5 = r 3 − r 4 r 4 = r 3 o u t [ j ] = r 7 j += 1 o u t >>= o u t s h i f t o u t = ( o u t / f l o a t ( ( 2 ∗ ∗ ( o b i t s − 1 ) ) ) ) ∗ V r e f return out

R è il fattore di decimazione, M è stato posto uguale ad 1 e source è la bi- tstream in ingresso; il programma ritorna il valore dell’uscita su un numero obits di bit, denormalizzato al valore della tensione Vref, che, nel nostro caso, è pari alla

Bibliografia

[1] Masoume Akbari, Mohammad Maymandi-Nejad, and S. Abdollah Mirbozorgi.

A New Rail-to-Rail Ultra Low Voltage High Speed Comparator. 2014.

[2] Daniel Arbet, Martin Kováč, Lukáš Nagy, Viera Stopjaková, and Michal So- včík. Variable-Gain Amplifier for Ultra-Low Voltage Applications in 130nm

CMOS Technology. 2016.

[3] Aaron Arthurs and Jia Di. Analysis of Ultra-Low Voltage Digital Circuits

Over Process Variations. 2012.

[4] Bernhard E. Boser and Bruce A. Wooley. The Design of Sigma-Delta Modulation Analog-to-Digital Converters. 1988.

[5] Paolo Bruschi. Notes on Mixed Signal Design. 2016.

[6] Alessandro Catania. Progetto di un convertitore ∆Σ a basso offset per la

lettura di sensori integrati. 2016.

[7] Vladimir Pietro Cravero. A second order ∆Σ converter for quasi-DC signals. 2015.

[8] Giovanni Basso e Bruno Neri. Appunti di Strumentazione Elettronica. 2016. [9] Christian C. Enz and Gabor C. Temes. Circuit techniques for reducing the

effects of op-amp imperfections: autozeroing, correlated double sampling, and chopper stabilization. 1996.

[10] Carlton Himes, Eric Carlson, Ryan J. Ricchiuti, Brian P. Otis, and Babak A. Parviz. Ultralow Voltage Nanoelectronics Powered Directly, and Solely, From

a Tree. 2010.

[11] Eugene B. Hogenauer. An Economical Class of Digital Filters for Decimation

and Interpolation. 1981.

[13] Maxim Integrated. https://www.maximintegrated.com.

[14] ITRS. International Technology Roadmap for Semiconductors. 2015.

[15] Kenneth S. Kundert. Introduction to RF Simulation and Its Application. 1999. [16] Fridolin Michel and Michiel S. J. Steyaert. A 250 mV 7.5 µW 61 dB SNDR

SC ∆Σ Modulator Using Near-Threshold-Voltage-Biased Inverter Amplifiers in 130 nm CMOS. 2012.

[17] Giancarlo Perlo. http://www.elemania.altervista.org. [18] Francesco Pieri. Tecnologie Microelettroniche. 2015.

[19] Luca Sayadi. Progetto di un Amplificatore Operazionale Basato su una Architettura a Condensatori Commutati Estremamente Compatta. 2015.

[20] Richard Schreirer and Gabor C. Temes. Understanding Delta-Sigma Data

Converters. 2015.