Il primo dei due Integratori è il blocco più importante e critico di tutto il modulato- re, perché il suo guadagno va a dividere il rumore, riportato in ingresso, del secondo integratore; conseguentemente, i suoi offset e flicker sono proprio i contributi di rumore principali all’uscita complessiva dell’architettura, perché essi vengono sem- plicemente filtrati dalla STF, che consiste banalmente in un ritardo. Essenziale è quindi l’utilizzo di una topologia ad elevato guadagno, come quella presentata nel Paragrafo 3.3 e riportata in Figura 4.6 con gli amplificatori inverter-like; la tensio- ne V∗ è la tensione di riferimento del circuito, coincide con la Vinv dell’inverter e
andrà generata appositamente, V+ è l’ingresso dell’intero modulatore, mentre V−
è la tensione di retroazione che arriva dal DAC.
Figura 4.6: Integratore inverter based
Il rapporto C1
Cf coincide con i fattori a1 e b1 dello schema del modulatore ∆Σ,
che, come è già stato valutato precedentemente, risultano uguali tra loro.
4.2.1
Amplificatori Inverter-Like
Per il progetto dell’amplificatore, essendo la sua struttura estremamente semplice, non sono molti i parametri da dimensionare: una volta fissata la molteplicità del pMOS pari a 4 per compensare la minore mobilità rispetto all’nMOS e poste le condizioni Ln = Lp = L e WLnn = WLpp = WL per simmetrizzare la struttura ed avere
L, WL e occorre verificare il comportamento dell’inverter al variare della tensione di alimentazione VDD. I grafici mostrati nelle Figure 4.7, 4.8 e 4.9 sono estrapolati
da simulazioni su Spectre e ci danno un’idea di come varino le prestazioni con questi parametri. Il circuito per la simulazione prevede una resistenza di reazione tra uscita e ingresso di valore molto elevato, che permette la polarizzazione in DC con Vin = Vout = Vinv ed è ininfluente per la simulazione AC, con una capacità di
carico pari a 1pF e con una capacità in ingresso atta solo a disaccoppiare il segnale sorgente in continua.
Figura 4.7: |H(f )| al variare della frequenza, con parametro VDD, L = 180 nm e WL =
70
Il primo grafico porta all’immediata, e ovvia, conclusione che, aumentando la tensione di alimentazione, la frequenza di polo fp aumenti, il prodotto guadagno-
banda (PGB, o GBW, Gain-BandWidth Product) aumenti e quindi migliorino le prestazioni in generale. Meno ovvio è il fatto che il guadagno in continua A0 abbia
un andamento non monotono, ma con il massimo che si ha per VDD uguale alla
somma dei moduli delle Vth dei MOS. Il secondo grafico, nel caso di VDD = 0.3 V,
mostra l’aumento di A0 e di fp all’aumentare di L, e conseguentemente anche
del PGB, tranne che per valori di L vicini al minimo consentito dal processo, ovvero 180 nm, dove il polo è molto maggiore rispetto a quello delle lunghezze di canale fino a 2 µm; nel caso di VDD = 1 V, invece, il guadagno aumenta con L,
(a) VDD = 0.3 V
(b) VDD = 1 V
Figura 4.9: |H(f )| al variare della frequenza, con parametro WL, VDD = 0.3 V e L = 180
nm
mentre il polo diminuisce. L’ultimo grafico, infine, mostra che, ad eccezione del caso della larghezza minima, A0 non subisce variazioni significative, mentre fp
cresce con WL. Per poter scendere ad una VDD pari a 0.3 V, allora, un buon
dimensionamento dell’amplificatore inverter-like consiste nel porre L = 180 nm e
W
L = 70 e conseguentemente avere fp ∼= 2.8 kHz, A0 = Ainv ∼= 17.8 (25 dB) e
PGB ∼= 50kHz. Nell’integratore i due amplificatori sono stati scelti identici, e la loro Vinv deve essere uguale alla tensione di riferimento V∗ perché un mismatch
fra esse si tradurrebbe in un offset equivalente in ingresso; la V∗ viene ottenuta da un inverter esterno chiuso a buffer.
4.2.2
Interruttori
Gli interruttori hanno un certo numero di non-idealità che vanno ad influire sul corretto trasferimento di carica fra condensatori; le principali sono il clock feedth-
rough e la charge injection. Il primo è un effetto lineare dovuto alle capacità di overlap fra gate e drain/source: una variazione sulla tensione di gate, che sarà am-
pia quanto tutta la dinamica visto che il segnale sul gate è il clock, si ripercuote sul segnale utile attraverso un partitore capacitivo. Il secondo è invece un effetto non
lineare ed è dovuto alla carica mobile accumulata nel canale del MOS che viene rilasciata quando l’interruttore si apre. Per ridurre l’effetto della charge injection esistono tecniche più o meno efficaci, come, ad esempio, l’uso di una pass-gate che, oltre a trasferire meglio i segnali vicini ai rail rispetto al singolo pass-transistor, do- vrebbe far compensare la carica rilasciata dal pMOS all’nMOS e viceversa; questa compensazione è però piuttosto inefficiente perché il matching della carica dei due dispositivi è molto difficile e pure dipendente dalla tensione. Una tecnica sicura- mente più efficace, che può ridurre il fenomeno di almeno un ordine di grandezza, consiste nel ricorrere ai cosiddetti dummy switch, ovvero due MOSFET grandi la metà rispetto allo switch vero e proprio, aventi drain e source cortocircuitati e che vengono pilotati in controfase rispetto alla pass-gate principale, in modo da rilasciare una carica di segno opposto e mitigare l’iniezione [9].
Sono stati scelti interruttori di dimensioni minime per velocizzare la risposta e minimizzare la charge injection, a discapito di correnti di perdita e resistenze in conduzione più alte. È conveniente posizionare i dummy solamente dove il contributo dell’iniezione di carica influisce sui segnali di interesse: per i due switch in ingresso non è quindi necessario, e non è necessario nemmeno dove due pass-gate pilotate in controfase hanno un terminale a comune, perché effettuano già così una compensazione; altrove sono stati inseriti.
4.2.3
Fasi
Figura 4.10: Generatore di Fasi non sovrapposte.
Per il corretto funzionamento dell’integratore switched capacitors, occorre un generatore di fasi non sovrapposte come quello di Figura 4.10, in modo che due interruttori pilotati in controfase non conducano mai contemporaneamente; le ver- sioni negate dei clock servono per pilotare i pMOS delle pass-gate. Tutti i transi-
stor delle not e delle nand sono stati scelti di dimensioni minime, seppur questo diminuisca la capacità di pilotaggio in corrente, per massimizzare la frequenza mas- sima operativa: infatti, il generatore di clock ha il compito di pilotare un numero limitato di switch, tutti, come abbiamo visto, di dimensioni minime.
Nell’integratore si presenta però un problema, ovvero è presente nella fase 1 un percorso diretto dall’ingresso verso l’uscita tale che, quando gli interruttori aprono, la carica iniettata dall’interruttore agganciato a V− arriva direttamente in uscita.
Figura 4.11: Uscita dell’integratore, utilizzando il clock normale e quello ritardato.
Questo problema si risolve aprendo il primo interruttore dopo un certo ∆t, attraverso un clock ritardato, che può essere ottenuto a partire dalla fase stessa, mettendole in cascata due porte not e un condensatore interposto fra esse, per poter regolare questo ritardo: operazione da eseguire sia per la fase che comanda il pMOS che per quella dell’nMOS. In Figura 4.11 è riportata l’uscita dell’integratore con e senza clock ritardato (con VDD = 1.2 V per poter apprezzare visivamente
l’effetto): in 5 ms, con VDD = 0.3 mV e con ingresso costante e pari a 5 mV, si
4.3
Secondo Integratore
Nello schema a blocchi generale, uscendo dal primo integratore si entra nel secon- do integratore. Esso ha requisiti di guadagno e di rumore molto meno stringenti rispetto allo stadio precedente perché il suo rumore equivalente, riportato in in- gresso al modulatore, viene diviso per il guadagno del blocco che lo precede, che abbiamo visto essere elevato, dell’ordine di A3
inv in continua. È quindi possibile
implementare questo integratore tramite l’architettura già vista nel Paragrafo 3.2, aggiungendo un altro ramo (quello di V−) per la tensione di retroazione che arriva dal DAC: lo schema risultante è visibile in Figura 4.12.
Figura 4.12: Schema circuitale del secondo integratore.
La tensione di riferimento del circuito è V∗ , è di valore pari alla Vinv e va gene-
rata esternamente; la tensione di feedback deve essere invertita, quindi le fasi del ramo inferiore sono distribuite diversamente rispetto al ramo inferiore. Omettendo
i passaggi matematici, poiché molto simili a quelli riportati nel Paragrafo 3.2, si può scrivere la relazione ingresso-uscita nel modo seguente:
Vout(1+)= Vout(2) = Vout(1)+C1
C3
(V+(1)− V∗) −C2
C3
V−(2)
Riguardando la Figura 4.5, risulta immediato concludere che i rapporti C1
C3
e C2
C3 corrispondano, rispettivamente, ai fattori c1 e a2; conseguentemente, nel
dimensionamento occorre porre le condizioni C1 = c1·C3e C2 = a2·C3. L’inverter è
stato dimensionato come quelli del primo integratore, mentre gli interruttori sono nuovamente pass-gate di dimensioni minime, con i dummy lungo la catena del segnale, tranne nei punti dove si incontrano due switch comandati da fasi opposte.
4.4
Comparatore
Dopo il secondo integratore, nello schema a blocchi del modulatore ∆Σ, troviamo il quantizzatore ad un bit, ovvero il comparatore: l’architettura proposta è quella di Figura 4.13.
Quando la pass gate PG è chiusa avviene il tracking della tensione in ingresso, che arriva dal secondo integratore; l’inverter formato da M1 e M2 amplifica l’in-
gresso, riducendo così l’isteresi del comparatore. Nella fase successiva la pass gate si apre, gli inverter costituiti dalle coppie di MOS M3/M4 e M5/M6 sono chiusi
in reazione positiva e l’uscita satura rapidamente a VDD o a 0 Volt, dipendente-
mente dall’input; il segnale OUT è proprio l’uscita complessiva di tutto il sistema, che andrà poi filtrata dal CIC. Per risparmiare potenza, è possibile staccare l’ali- mentazione ai vari inverter nelle fasi in cui essa non è necessaria, utilizzando dei semplici pass-transitor di dimensioni minime, che saranno pMOS per la VDD (S1P
e S2P in Figura) e nMOS per la massa (S1N e S2N). Gli inverter hanno tutti lo
stesso dimensionamento, che coincide con quello degli amplificatori, in modo da avere la medesima tensione di riferimento Vinv, che qui rappresenta anche la soglia
di decisione del comparatore
4.5
DAC
L’unico blocco presente nell’anello di reazione è il convertitore digitale-analogico che, essendo a singolo bit, consiste semplicemente in un selettore fra i due rail,
VDD e gnd. Idealmente, si potrebbe anche omettere, fornendo ai due integratori
direttamente la tensione di uscita del modulatore; nella pratica, visto che questo segnale sarà campionato da due blocchi diversi, per evitare eventuali disturbi sulla bitstream e per rendere la tensione di feedback più robusta, si è deciso di realizzare il DAC mediante due inverter in cascata, con L minima e WL pari a 28 per aumentare il pilotaggio in corrente. Lo schema circuitale è mostrato in Figura 4.14 .
Figura 4.14: Schema circuitale del DAC.