Progetto di un Modulatore Delta-Sigma basato su un Integratore Ultra-Low Voltage

UNIVERSITÀ DI PISA

Dipartimento di Ingegneria dell’Informazione

Corso di Studi in Ingegneria Elettronica

Tesi di Laurea Magistrale

Progetto di un Modulatore Delta-Sigma basato su un

Integratore Ultra-Low Voltage

Candidato:

Lorenzo Benvenuti

Relatori:

Prof. Paolo Bruschi

Prof. Massimo Piotto

Dott. Alessandro Catania

Abstract

Obiettivo di questo lavoro di tesi è la progettazione di un modulatore ∆Σ che possa lavorare con tensioni di alimentazione estremamente basse, compatibili con sorgenti di energia basate sull’harvesting. Dopo un’analisi ad alto livello in python della struttura, lo sviluppo è continuato in ambiente Virtuoso di Cadence, per la realizzazione elettrica di ogni blocco; in particolare, è stato fatto uso di amplifica-tori inverter-like, poiché estremamente compatti e adatti a lavorare con le minime tensioni di alimentazione. Per mitigare i problemi di offset e rumore flicker che caratterizzano i dispositivi CMOS si è fatto uso di un originale integratore switched capacitors a due stadi; inoltre, è stata impiegata una tecnica di boost dei clock per migliorare le prestazioni degli interruttori. Infine, sono state effettuate simulazioni con il programma Spectre (Cadence) per la verifica del corretto comportamento di ogni blocco, dell’intero modulatore e per la sua caratterizzazione. L’elaborazione della bitstream in uscita dal comparatore è avvenuta mediante un filtro CIC re-alizzato via software in python. L’analisi dei risultati ha indicato chiaramente che la riduzione delle tensioni di alimentazione presenta come aspetti più critici la riduzione della massima frequenza di campionamento e l’insorgenza di non linear-ità, localizzate soprattutto agli estremi del range. È stata comunque dimostrata la possibilità di ottenere circa 9 bit efficaci di risoluzione con una tensione di alimentazione di 300 mV ad una frequenza di campionamento di 32 kHz.

Indice

Introduzione 1

1 Dalle grandezze fisiche all’elaborazione digitale 3

1.1 Convertitori Analogico-Digitale . . . 4

1.2 Tipi di Convertitore A/D . . . 6

1.2.1 Convertitore Flash . . . 7

1.2.2 Convertitore Flash Pipeline . . . 8

1.2.3 Convertitore ad Approssimazioni Successive . . . 9

1.2.4 Convertitore A Doppia Rampa . . . 12

1.3 Convertitore A/D Delta-Sigma . . . 14

1.3.1 Oversampling . . . 14

1.3.2 Modulatore Delta-Sigma del Primo Ordine . . . 17

1.3.3 Ingresso in DC ed Effetti di Guadagno Finito . . . 19

1.3.4 Modulatore Delta-Sigma del Secondo Ordine . . . 19

1.3.5 ADC e DAC interni al Modulatore . . . 20

1.3.6 Filtro Digitale . . . 21

1.3.7 Confronto con altri ADC . . . 21

2 Elettronica Ultra-Low Voltage 24 2.1 Problematiche . . . 24

2.2 Esempi in Letteratura . . . 26

2.2.1 Comparatore compatibile con VDD = 0.3 V . . . . 26

2.2.2 Amplificatore con Guadagno Variabile . . . 27

2.2.3 Nanoelettronica alimentata da un albero . . . 27

2.2.4 Modulatore Delta-Sigma con VDD = 250 mV . . . . 28

2.3 Amplificatori Inverter-Like . . . . 29

2.3.1 Analisi in Continua . . . 30

2.3.2 Risposta in Frequenza . . . 31

3 Integratore Inverter-Based 34

3.1 Circuiti Switched Capacitors . . . 34

3.2 Integratore Switched Capacitors . . . 35

3.2.1 Rumore nell’Integratore . . . 37 3.3 Integratore con CDS . . . 38 3.3.1 Amplificatore SC . . . 39 3.3.2 Amplificatore SC con Ch . . . 42 3.3.3 Integratore . . . 45 3.3.4 Guadagno in Continua . . . 49 4 Implementazione 51 4.1 Architettura . . . 51

4.1.1 Calcolo dei Coefficienti . . . 53

4.2 Primo Integratore . . . 56 4.2.1 Amplificatori Inverter-Like . . . 56 4.2.2 Interruttori . . . 59 4.2.3 Fasi . . . 60 4.3 Secondo Integratore . . . 62 4.4 Comparatore . . . 63 4.5 DAC . . . 64

4.6 Boost dei Clock . . . 64

4.7 Sincronizzazione delle Fasi fra Blocchi . . . 66

5 Test e Risultati delle Simulazioni 70 5.1 Primo Integratore . . . 70 5.2 Comparatore . . . 73 5.3 Fasi . . . 74 5.4 Modulatore . . . 76 5.4.1 Caratteristica in Continua . . . 78 5.4.2 Risposta al Gradino . . . 79

5.4.3 Risposta alla Sinusoide . . . 80

5.4.4 Monte Carlo con ingresso costante . . . 81

5.4.5 Analisi in Temperatura . . . 82

5.4.6 Consumo . . . 82

5.4.7 Analisi al variare di VDD . . . 83

Conclusioni 86

B Filtro CIC 90 B.1 Architettura . . . 90 B.2 Emulazione del filtro CIC con un linguaggio ad alto livello . . . 91

Introduzione

Negli ultimi anni, una nuova tendenza è emersa nell’elettronica, ovvero quella dello sviluppo di chip ultra-low voltage: parallelamente alla ricerca di prestazioni sem-pre maggiori, infatti, sono emerse nuove esigenze di dispositivi portatili semsem-pre più piccoli, con necessità di un sempre minore consumo di potenza e necessità di lavorare con basse tensioni di alimentazione, le quali possono scendere a valori di poche centinaia di millivolt nel caso di sorgenti basate su energy harvesting. Inol-tre, per poter raccogliere informazione dal mondo fisico, questi sistemi dovranno includere almeno un sensore, con relativa circuiteria analogica di condizionamento del segnale, e un convertitore A/D, per poter inviare i dati raccolti ad un bloc-co per l’elaborazione digitale. Questa tesi riguarda il progetto di un modulatore ∆Σ, componente fondamentale dell’omonimo convertitore, pensato per lavorare in ambito ultra-low voltage: esso sfrutta il principio dell’oversampling per poter raggiungere elevate risoluzioni.

Nel Capitolo 1 viene introdotto il mondo della conversione analogico-digitale, presentando le principali architetture esistenti in letteratura; dopodiché si parla dei benefici dell’oversampling e viene presentato il convertitore principe che lo sfrutta, ovvero l’ADC ∆Σ.

Nel Capitolo 2 vengono trattate le problematiche della progettazione ultra-low

voltage, riportando anche esempi presenti in letteratura di circuiti pensati per

lavorare in questo ambito; vengono inoltre introdotti gli amplificatori

inverter-like, classe di dispositivi frequentemente proposta quando si ha a che fare con

basse tensioni di alimentazione.

Nel Capitolo 3 viene analizzato a fondo l’integratore inverter-based, blocco fondamentale dell’architettura del modulatore ∆Σ oggetto di questa tesi, con par-ticolare riguardo alle prestazioni in termini di rumore e di effetti di guadagno finito.

Nel Capitolo 4 è riportato il flusso di progetto che ha portato alla scelta del-l’architettura ad alto livello e della topologia dei singoli blocchi, arrivando al dimensionamento dei singoli dispositivi che li compongono.

Nel Capitolo 5 sono riportati i risultati delle simulazioni effettuate, atte a verificare il corretto funzionamento dei singoli blocchi, alla caratterizzazione

del-l’architettura implementata e alla definizione delle performance raggiunte dal mo-dulatore ∆Σ.

Capitolo 1

Dalle grandezze fisiche

all’elaborazione digitale

La necessità di elaborazioni digitali sempre più spinte (more Moore), combinata all’esigenza di funzionalità diverse, che andassero oltre alla semplice potenza di calcolo (more than Moore), ha portato alla nascita di sistemi che integrassero entrambi gli aspetti: questo trend è ben evidenziato dalla Figura 1.1.

Figura 1.1: Grafico comparativo fra esigenze di miniaturizzazione e di diversificazione. Immagine tratta da [14].

Un requisito fondamentale dei sistemi elettronici è la possibilità di interfacciar-si con il mondo esterno; per questo motivo, sempre più importante è lo sviluppo di nuovi sensori, che sono una delle principali funzionalità aggiuntive di questi di-spositivi, assieme all’elettronica di condizionamento e di lettura dei sensori stessi.

System-on-chip (SoC) e System-in-package (SiP) sono sicuramente due

metodolo-gie estremamente efficaci per l’integrazione fra la parte elettronica e quella senso-ristica. Quest’ultima è di tipo MEMS, sigla che sta per Micro-Electro-Mechanical

Systems, ovvero viene realizzata con tecnologie microelettroniche, magari

sfrut-tando quelle che ormai sarebbero obsolete per la sola parte di processing, con le opportune modifiche al processo CMOS oppure con processo ex-novo apposito. Nel caso dei SoC, il sensore risiede sullo stesso chip della parte elettronica di ela-borazione, mentre nel caso dei SiP le due parti risiedono su due chip separati, che verranno però messi assieme, mediante particolari tecniche, nello stesso package, e quindi esternamente appariranno comunque come un oggetto unico. Gli ovvi van-taggi dell’approccio SoC consistono, ad esempio, in uno sfruttamento più efficiente dell’area e nella riduzione delle componenti parassite; il prezzo da pagare è quel-lo di una tecnoquel-logia più complessa, e quindi molto più costosa. Con l’approccio SiP, invece, le due tecnologie sono separate e, dal momento che la parte CMOS evolve molto più velocemente di quella MEMS, è possibile rinnovare solo la prima, aggiungendo nuove funzioni di elaborazione, e lasciare intatta la seconda, senza dover ridisegnare tutto il processo [18].

Figura 1.2: Schema a blocchi di un sistema di acquisizione dati. Immagine tratta da [6]

In ogni caso, dal momento che il mondo fisico è analogico, occorrerà un’inter-faccia analogica prima che il segnale utile possa essere elaborato digitalmente: un sistema di acquisizione dati classico (o DAS, Figura 1.2) prevede un front end ana-logico (AFE) per operazioni quali, ad esempio, amplificazione e filtraggio, seguito da un convertitore analogico-digitale (ADC, Analog-to-Digital Converter ) [5].

1.1

Convertitori Analogico-Digitale

Un convertitore analogico-digitale è un dispositivo che riceve in ingresso una ten-sione tempo-continua analogica, ovvero che può assumere un numero illimitato di

valori (tipicamente all’interno di un certo intervallo), la campiona, la discretizza e restituisce in uscita una codifica dei valori assunti dalla tensione in determinati istanti, solitamente nella forma di una stringa di N bit {bN −1...b0}, dove b0

rap-presenta l’LSB (least significant bit, ovvero il bit meno significativo), mentre bN −1

è l’MSB (most significant bit, bit più significativo): il principio di funzionamento è evidenziato in Figura 1.3.

Figura 1.3: Schema di principio di un ADC.

Il campionamento non comporta perdita di informazione se è rispettato il

Teo-rema di Nyquist-Shannon, ovvero se fsampling ≥ 2 · fmax, dove fmax rappresenta la

massima frequenza della tensione in ingresso: quindi, almeno idealmente, sarebbe possibile ricostruire il segnale in ingresso a partire dai suoi campioni, utilizzando un interpolatore cardinale. Tutto questo purtroppo non è vero per l’operazione di quantizzazione, che introduce irreversibilmente un errore; in Figura 1.4 è riportato un esempio di caratteristica ingresso-uscita per un ADC a 3 bit, dove è possibile notare che la funzione che lega il valore della tensione in ingresso alla sua codifica binaria non è biunivoca [8].

Esiste un certo numero di parametri per caratterizzare le prestazioni di un convertitore A/D, ma, per semplicità e brevità, riportiamo solo i seguenti:

• Risoluzione: è la minima frazione della dinamica che provoca una varia-zione della stringa in uscita. Generalmente esprimibile come R = ₂1N, è

strettamente correlata al numero di bit N;

• Dynamic Range: è il rapporto fra la tensione massima e la minima (ovvero il livello di rumore) che l’ADC è in grado di rivelare;

• Latenza: è il tempo, spesso misurato in numero di cicli di clock, che passa a partire dal campionamento del segnale d’ingresso finché il dato digitale non è pronto per esser letto;

• Throughput Rate: è il numero di campioni che il convertitore riesce ad elaborare in un secondo;

• Errore di Quantizzazione: è la differenza fra il valore di tensione in ingres-so e il valore di tensione corrispondente alla stringa di bit in uscita. Nell’ipo-tesi che esso sia uniformemente distribuito su tutta la dinamica d’ingresso, il suo valore quadratico medio rappresenta il Rumore di Quantizzazione; • SINAD: ovvero signal to noise and distortion, è un rapporto segnale/ru-more, che però considera come disturbo, oltre al rumore di quantizzazione, anche il rumore elettrico e gli effetti di non linearità del dispositivo;

• ENOB: ovvero effective number of bits, è il numero di bit efficaci del con-vertitore, che tiene quindi conto, oltre alla quantizzazione, del rumore elet-trico e delle distorsioni. È legato al SINAD dalla relazione SIN AD = 1.76 + 6.02 · EN OB [8].

1.2

Tipi di Convertitore A/D

I convertitori analogico-digitale possono essere suddivisi in due categorie, in ba-se alla frequenza di campionamento: si parla quindi di convertitori Nyquist-rate, che campionano il segnale esattamente alla minima frequenza che garantisce l’as-senza di aliasing (nella realtà, per ragioni pratiche, questa frequenza sarà un po’ superiore), e di convertitori con oversampling, o sovracampionamento, che cam-pionano il segnale ad una frequenza nettamente superiore alla minima suggerita da Nyquist; di questi ultimi fa parte l’ADC ∆Σ (Delta-Sigma). Nel seguito, verrà presentata una rassegna dei principali convertitori A/D Nyquist-rate, mettendo in luce le peculiarità delle varie architetture, mentre l’ADC ∆Σ verrà trattato più approfonditamente nel Paragrafo 1.3.

1.2.1

Convertitore Flash

L’ADC di tipo Flash è il convertitore A/D più veloce in assoluto; la sua architettura è mostrata, nel caso in cui i bit siano pari a 3, nella Figura 1.5.

Figura 1.5: Architettura di un ADC Flash a 3 bit. Immagine tratta da [17].

Immediatamente visibile è la complessità di questa topologia: per operare una conversione su soli 3 bit, sono necessari ben 8 resistori, 7 comparatori e un encoder; il principio di funzionamento, però, è molto semplice. Il partitore resistivo divide l’intervallo [0; Vr] in 8 sottointervalli; ogni comparatore riceve in ingresso una

fra-zione sempre crescente della tensione di riferimento, oltre al segnale di ingresso; per esempio, C2 riceve sul terminale negativo una tensione VC2 che è pari a:

VC2 = R 2 + R R 2 + R + R + R + R + R + R + 3R 2 · Vr = 3 16Vr

Quando la tensione da convertire Vi supera la soglia VCi a cui è paragonata,

l’uscita Ui del comparatore Ci corrispondente commuta al livello alto. Queste

uscite vengono poi processate dall’encoder, che altri non è che una Rete Combina-toria in grado di riconoscere a quale dei sottointervalli della dinamica appartenga la tensione di ingresso Vi e che fornisce in uscita la codifica binaria [Q2, Q1, Q0]

corrispondente: tecnicamente, l’encoder opera una conversione da una codifica termometrica a quella desiderata. Ritornando sulla complessità architetturale, in particolar modo sul suo ingombro, ed estendendo il caso ad N bit, è possibile no-tare che sono necessari ben 2N _{resistori e ben 2}N _{− 1 comparatori, il che limita}

fortemente il loro utilizzo ad applicazioni a bassa risoluzione, oppure in contesti dove sia richiesta una frequenza molto elevata e quindi non sia possibile ricorre-re ad altri tipi di soluzione. Come già detto, però, sono estricorre-remamente veloci, in quanto sono in grado di fornire l’uscita in un solo ciclo di clock. Un altro problema che emerge in questa topologia è quello legato al matching dei resistori, perché dai rapporti delle resistenze vengono ottenuti i valori delle tensioni di soglia dei vari comparatori e un errore su questo valore si ripercuote immediatamente sull’uscita, rendendo talvolta necessari calibrazione e trimming dei componenti [8].

1.2.2

Convertitore Flash Pipeline

Lo schema a blocchi di questo tipo di ADC è rappresentato in Figura 1.6, mentre l’architettura del singolo stadio è mostrata in Figura 1.7.

Figura 1.6: Schema a blocchi di un ADC con Pipeline. Immagine tratta da [21].

Il principio di funzionamento è il seguente: il primo stadio campiona l’ingresso e il suo A/D interno (molto spesso è un Flash) esegue una prima conversione su

Figura 1.7: Schema a blocchi del primo stadio di un ADC con Pipeline. Immagine tratta da [21].

N bit, che saranno i più significativi della codifica finale. Questo valore viene

poi riconvertito in una tensione analogica dal DAC interno dello stadio che ver-rà sottratta dal valore della tensione in ingresso Vin: questa differenza Q viene

quindi amplificata di un certo fattore per poter usufruire di tutta la dinamica del successivo DAC e infine inviata al secondo stadio, il cui convertitore A/D fornirà i successivi N bit e così via fino al completamento della conversione. Il vantaggio di questa topologia è quello di ridurre drasticamente il numero di resistori e di com-paratori: ad esempio, dato M il numero di stadi, per un Flash standard il numero di comparatori sarebbe 2M ·N − 1 (qui M · N è il numero di bit totali dell’ADC), mentre in questo caso si è ridotto a M · (2N _{− 1); il confronto è stato effettuato a}

parità del numero di bit forniti complessivamente in uscita. Ovviamente la velocità di conversione si è ridotta rispetto all’ADC Flash; è da notare comunque che, dopo che lo stadio i-esimo ha prodotto i suoi bit, non deve per forza aspettare che la conversione sia completamente andata a termine, ma può già iniziare a processare il campione successivo, incrementando notevolmente il throughput. La latenza, invece, non è delle migliori, in quanto comprende i tempi che impiegano tutti i singoli stadi ad effettuare la conversione e quindi dipende fortemente da M : ciò può esser critico in sistemi che devono rispondere nel più breve tempo possibile [8, 13].

1.2.3

Convertitore ad Approssimazioni Successive

Lo schema a blocchi del convertitore A/D di tipo SAR, Successive

algoritmo di ricerca binaria.

Figura 1.8: Schema a blocchi di un ADC SAR. Immagine tratta da [13].

Inizialmente il registro viene settato a metà del fondo scala, ovvero al valore binario 100...000 dove tutti i bit valgono 0 ad eccezione dell’MSB, in modo che la tensione VDAC prodotta dal successivo DAC valga VREF₂ ; questa tensione viene

confrontata dal comparatore con la tensione in ingresso VIN e, se quest’ultima

risulta essere maggiore, l’uscita assume il valore del livello alto e l’MSB del registro viene mantenuto ad 1, in caso contrario viene portato a 0. Al passo successivo viene settato il secondo bit più significativo e VIN viene nuovamente confrontata

dal comparatore con VDAC, che stavolta varrà VREF₂ +VREF₄ = 3·VREF₄ oppure VREF₄ ,

dipendentemente dal fatto che, al passo precedente, l’MSB sia stato deciso valere 1 o meno. Il procedimento prosegue in maniera analoga fino all’LSB e quindi il valore convertito finale è pronto in N cicli di clock; un esempio di questo funzionamento è riportato in Figura 1.9, per un SAR a 4 bit, dove si può notare come si evolvono la tensione VDAC e la parola in uscita per un determinato valore di VIN [8, 13].

ADC SAR di tipo a Ridistribuzione di Carica

Una particolare architettura del SAR, più utilizzata per le implementazioni inte-grate, è quella in cui il DAC è implicito e viene realizzato mediante un circuito di tipo swicthed-capacitors, come mostrato in Figura 1.10: questo tipo di SAR è chiamato a Ridistribuzione di Carica, charge redistribution.

Il condensatore associato all’n-esimo bit vale il doppio del condensatore asso-ciato al bit n-1, in più viene aggiunto un condensatore dummy in modo che la

Figura 1.9: Esempio di funzionamento di un SAR a 4 bit. Immagine tratta da [13].

capacità complessiva, somma di tutte le singole, valga CT OT = 2N · C, dove C è

il valore delle due capacità più piccole (CLSB e Cdummy). Analizziamo il

funziona-mento del circuito. La prima fase è quella di acquisizione del segnale di ingresso: gli interruttori sul terminale basso di ciascun condensatore sono connessi alla ten-sione d’ingresso VIN, mentre l’ultimo interruttore, quello direttamente collegato al

terminale a comune, è connesso a massa; dopodiché, l’interruttore del terminale a comune si apre e tutti gli altri switch vengono scollegati da VIN, in modo che, nella

matrice di capacità, venga immagazzinata una carica proporzionale al segnale utile.

I condensatori vengono poi connessi a massa, il che porta la tensione del terminale a comune VCOM M ON al valore −VIN, e a questo punto può iniziare l’algoritmo di

ricerca: lo switch associato alla capacità più grossa commuta su VREF, il che porta

la tensione sul terminale a comune ad assumere il valore VCOM M ON = −VIN+VREF₂ ,

questo perché CM SB è esattamente uguale alla somma di tutte le altre Ci. Il

com-paratore fornisce un’uscita al livello alto se VCOM M ON < 0, ovvero se VIN > VREF₂ ,

e produce un livello basso viceversa: nel caso di 1 logico, CM SB rimane connesso a

VREF, altrimenti l’interruttore commuta nuovamente su massa. Successivamente

viene collegato a VREF il secondo condensatore di capacità maggiore e la classica

procedura delle approssimazioni successive si ripete, come descritto sopra, fino alla completa determinazione di tutti i bit.

Dal momento che le tensioni di confronto vengono ottenute mediante rapporti di capacità, per ridurre eventuali errori di matching, che degradano inevitabilmen-te la risoluzione, occorre fare condensatori molto ingombranti e, spesso, occorre effettuare una taratura individuale dei chip: questo è uno dei principali svantaggi di questo convertitore. [8, 13, 5]

1.2.4

Convertitore A Doppia Rampa

Il Doppia Rampa appartiene alla categoria dei convertitori a integrazione ed evol-ve direttamente da quello a Singola Rampa, che in questa trattazione non è stato riportato per brevità, e ne corregge il difetto principale, ovvero il limite sull’accu-ratezza dato dall’incertezza sul valore dei componenti circuitali R e C. Uno schema di principio è visibile in Figura 1.11.

Al reset vengono azzerati VC e il contatore, dopodiché, con T1 in posizione

1, la tensione d’ingresso Vin inizia ad essere integrata e l’uscita dell’amplificatore

aumenta (supposta Vin negativa) con pendenza costante e pari a

|Vin|

RC ; l’uscita del

comparatore è alta e quindi la porta AND1 fa incrementare il contatore di una unità ad ogni ciclo di clock. Quando il contatore raggiunge il suo valore massimo, ovvero una stringa con tutti i bit che valgono 1, la porta AND2 fa commutare T1

dalla posizione 1 alla posizione 2: l’uscita dell’integratore inizia quindi a scendere con pendenza ancora una volta costante, ma pari a |VREF|

RC . L’uscita del

compara-tore rimane alta, e la porta AND1 continua a far incrementare il contacompara-tore (che sarà ripartito da 0), fino a quando la tensione in uscita dall’integratore non si annulla; a quel punto il comparatore produce un livello besso che, tramite AND1, stoppa il conteggio: il valore Ncontraggiunto sarà la conversione binaria desiderata

dell’ingresso. Questo funzionamento è ben rappresentato in Figura 1.12.

Figura 1.12: Forme d’onda e principio di funzionamento di un ADC a Doppia Rampa. Immagine tratta da [8].

Qualsiasi errore, dovuto alle incertezze sui componenti R e C, introdotto nella rampa in salita, viene cancellato durante la rampa in discesa; inoltre Ncont risulta

1.3

Convertitore A/D Delta-Sigma

Il convertitore A/D ∆Σ appartiene alla categoria degli ADC con sovracampiona-mento e, ad esso, aggiunge anche i benefici del noise-shaping; la sua architettura è visibile in Figura 1.13 e si compone del modulatore ∆Σ vero e proprio e di un filtro digitale in uscita.

Figura 1.13: Schema a Blocchi di un ADC ∆Σ. Immagine tratta da [7].

1.3.1

Oversampling

I convertitori A/D trattati nel Paragrafo 1.2 appartengono tutti alla categoria dei Nyquist-rate, ovvero campionano il segnale d’ingresso alla minima frequenza necessaria per evitare l’aliasing, secondo il teorema del campionamento di Nyquist, che è data da fsM IN = 2 · fM AX, dove fM AX è la massima frequenza della tensione

da campionare e, se è di tipo passa-basso, coincide con la sua banda. Gli ADC con oversampling, invece, operano con una frequenza di campionamento superiore alla minima, tipicamente molto maggiore; gli spettri dell’ingresso e dell’uscita in entrambi i casi sono riportati in Figura 1.14.

Figura 1.14: Spettri del segnale d’ingresso e dei segnali in uscita nei casi di ADC

L’oversampling, a fronte di una frequenza di campionamento solitamente molto superiore a quella che sarebbe strettamente necessaria, consente di incrementare la risoluzione nell’ADC.

Come già accennato precedentemente, il numero finito di valori disponibili in uscita introduce inevitabilmente un errore, detto errore di quantizzazione. È pos-sibile associare al dato convertito in codice binario una tensione analogica equi-valente v(c)_in calcolata come v(c)_in = VREF

2N · D dove N è il numero di bit e D è la

stringa binaria; l’errore di quantizzazione, supponendo che sia l’unica non idealità presente, si può quindi esprimere nel modo seguente:

vnq = v

(c)

in − vin

Una schematizzazione di questa situazione è rappresentata in Figura 1.15.

Figura 1.15: Rappresentazione schematica di un ADC. Immagine tratta da [7]

Se il segnale d’ingresso varia non troppo lentamente e ha escursioni che supe-rano ∆ = VREF

2N , allora l’errore di quantizzazione vnq può esser considerato una

variabile aleatoria uniformemente distribuita sulla dinamica di ingresso con po-tenza di rumore pari a Dv2

nq E

= ∆₁₂2; inoltre il rumore di quantizzazione avrà una densità spettrale di potenza uniforme nell’intervallo [−fs

2 ; fs 2] e di valore pari a Svnq = ∆2 12 · 1

fs. È immediato notare, e in questo la Figura 1.16 ci viene in aiuto,

che, nel caso di un convertitore con oversampling, la medesima potenza di rumore sia distribuita su di una banda più ampia e quindi facilmente riducibile median-te un filtro digitale che selezioni solo l’inmedian-tervallo di frequenze di inmedian-teresse per il segnale. Una limitazione di banda del flusso di dati digitali non è possibile in convertitori Nyquist-rate, in quanto tutta la banda utile già coincide con quella del segnale.

Data la banda del segnale di ingresso Bs e data la frequenza fs di

campiona-mento pari a 2Bs per i Nyquist-rate e pari a fc nel caso di oversampling, si può

scrivere che Svnq−N R= ∆2 12 · 1 2Bs

Figura 1.16: Rumore di quantizzazione per un ADC Nyquist-rate e per uno con oversampling. Immagine tratta da [6]

e che Svnq−OV S = ∆2 12 · 1 fc

Definendo l’oversampling ratio OSR, coefficiente di sovracampionamento, co-me il rapporto fra la frequenza di campionaco-mento attuale e quella minima che garantisca l’assenza di aliasing

OSR = fc

2 · Bs

si arriva alla relazione

Svnq−OV S =

Svnq−N R

OSR

e quindi la potenza di rumore risulta ridotta di un fattore che è proprio l’OSR. Si può dimostrare, con semplici passaggi matematici, che questa riduzione di rumore porta ad un incremento della risoluzione pari a

∆N = 1

2log2OSR

A causa della presenza del logaritmo, però, questo beneficio è minore di quanto si potesse sperare perché, ad esempio, per aumentare il numero di bit di risoluzione di una singola unità, occorre quadruplicare la frequenza. [7, 5, 20]

1.3.2

Modulatore Delta-Sigma del Primo Ordine

I blocchi fondamentali che compongono un modulatore ∆Σ del 1◦ Ordine sono, come si evince dalla Figura 1.17, un filtro analogico tempo-discreto caratterizzato da una funzione di trasferimento nel dominio z H(z), che di solito viene realizzato come un integratore, un ADC e un DAC con scarsa risoluzione (a singolo, o co-munque a pochi, bit). Per analizzarne il funzionamento, possiamo fare riferimento alla Figura 1.18, dove viene presentato il circuito nel dominio z, con l’ADC e il DAC sostituiti dai loro modelli lineari.

Figura 1.17: Schema di principio del modulatore ∆Σ del 1◦ ordine.

Figura 1.18: Linearizzazione del modulatore ∆Σ del 1◦ ordine nel dominio z.

Il segnale utile U(z) e il rumore di quantizzazione E(z) subiscono due processa-menti diversi; mediante semplici passaggi algebrici, è possibile ricavare sia la Signal

Transfer Function STF che la Noise Transfer Function NTF del modulatore. Le

espressioni risultano essere le seguenti:

ST F (z) = V (z) U (z) = H(z) 1 + H(z) N T F (z) = V (z) E(z) = 1 1 + H(z)

L’obiettivo è, ovviamente, quello di avere una STF che alteri il meno possibile il segnale utile, e una NTF che abbatta il più possibile il rumore di quantizzazione, perlomeno nella banda di interesse; da qui segue il fatto che la scelta ricada spesso su di un integratore tempo discreto. La sua risposta è infatti

H(z) = 1 z − 1 =

z−1

1 − z−1

Le funzioni di trasferimento diventano

ST F (z) = z−1 N T F (z) = 1 − z−1

La STF consiste quindi in un semplice ritardo che non distorce il segnale utile; analizziamo invece la NTF nel dominio ω con la posizione z = ejωT.

N T F (jω) = 1 − e−jωT = e−jωT2 · (2j sin ωT 2 ) |N T F (jω)|2 _{= 4 sin}2ωT 2 = 4 sin 2πf fc

Se l’OSR è molto maggiore di 1, allora fc f ∀f ∈ [−Bs; Bs]; nella banda di

interesse, il modulo quadro della NTF può essere quindi essere approssimato come |N T F (f )|2 ∼

= 4 · (πf

fc

)2

Questa è proprio la funzione di forma, mostrata in Figura 1.19, per la quale viene moltiplicato lo spettro del rumore, la cui potenza viene molto ridotta nella banda del segnale e "spostata" a frequenze maggiori, che non sono di interesse: si realizza così il cosiddetto noise-shaping.

Questa ulteriore riduzione del rumore, dopo un opportuno filtraggio, porta ad un incremento di risoluzione maggiore, rispetto al convertitore A/D interno al modulatore, che complessivamente diviene pari a

∆N = log₂ √ 3 π + 3 2log2OSR

Stavolta, quadruplicando la frequenza, i bit aumentano di 3 unità [5, 20].

1.3.3

Ingresso in DC ed Effetti di Guadagno Finito

I risultati raggiunti precedentemente sono validi sotto l’ipotesi che il segnale in ingresso sia rapidamente variabile e con escursioni non piccole, in modo da consi-derare l’errore di quantizzazione uniformemente distribuito su tutta la dinamica; quando la tensione da convertire è continua, però, questa assunzione non è più vera. Con in ingresso un valore costante, il modulatore produce in uscita delle se-quenze periodiche che prendono il nome di limit cycles, cicli limite. Essi non sono indice di instabilità dell’anello, in quanto la loro ampiezza non tende a crescere nel tempo; la loro frequenza dipende dall’ingresso e solitamente è situata fuori dalla banda del filtro e quindi il disturbo viene attenuato. Una contromisura può essere l’utilizzo di un dither, un segnale pseudo-casuale, da sovrapporre alla continua, in modo da far commutare più spesso il convertitore e rendere lo spettro del rumore di quantizzazione più simile a quello ideale.

Un’altra problematica legata alle non idealità è quelle delle cosiddette dead

zone o dead band. Se il guadagno A dell’amplificatore utilizzato per implementare

l’integratore è finito, il Modulatore non è in grado di rilevare valori della tensione in ingresso che siano inferiori a _2A1 . Questo intervallo di valori che non produce effetti sull’uscita è chiamato dead zone [5, 20].

1.3.4

Modulatore Delta-Sigma del Secondo Ordine

Si può incrementare ulteriormente la risoluzione andando a complicare un po’ l’architettura e sostituendo l’ADC interno con un altro modulatore del 1◦ Or-dine, ottenendo così un modulatore ∆Σ del 2◦ Ordine: il risultato è visibile in Figura 1.20.

Figura 1.20: Schema di principio del modulatore ∆Σ del 2◦ ordine. Immagine tratta da [7]

Dopo considerazioni e calcoli analoghi a quelli del modulatore del 1◦ Ordine, si arriva alla nuova espressione della Noise Transfer Function:

N T F (z) = (1 − z−1)2

Il noise shaping è quindi migliorato, dal momento che stavolta la funzione di forma consiste in un seno elevato alla quarta, e il rumore in banda è ulteriormente diminuito. Ciò porta ad un ulteriore aumento del numero di bit, e quindi della risoluzione, pari a: ∆N = log₂ √ 5 π2 + 5 2log2OSR (1.1)

Come si può notare, il coefficiente moltiplicativo del logaritmo è incremen-tato ancora e quindi adesso, quadruplicando la frequenza, i bit efficaci possono aumentare di ben 5 unità [20].

1.3.5

ADC e DAC interni al Modulatore

Il modulatore ∆Σ, come già visto, presenta un ADC e un DAC nel suo schema circuitale, che hanno ovviamente lo stesso numero di bit: l’implementazione tipi-ca è singolo bit, perché rende il convertitore D/A intrinsetipi-camente lineare. Se il quantizzatore fosse non lineare, l’errore che ne deriverebbe sarebbe iniettato nello stesso punto del circuito dell’errore di quantizzazione, e quindi attenuato in banda dalla NTF; se ad essere non lineare fosse, però, il DAC le cose si complicherebbero e la distorsione sarebbe presente direttamente in uscita. Questo accade perché la sua uscita è forzata dalla catena di reazione a seguire fedelmente il segnale di ingresso, ma per far ciò il suo ingresso sarà distorto; ingresso che inevitabilmente coincide con l’uscita di tutto il sistema. D’altra parte, però, quantizzatori a più di un bit consentono di raggiungere ENOB elevati anche per bassi valori di OSR.

1.3.6

Filtro Digitale

Il flusso di bit in uscita dal modulatore ∆Σ necessita di un’ulteriore elaborazione, ovvero del passaggio attraverso un filtro passa-basso digitale, in modo da elimi-nare il rumore che era stato precedentemente spostato fuori dalla banda utile; la funzione di forma cresce rapidamente fino a fc

2, quindi il filtro dovrebbe essere

idealmente piatto nella banda del segnale Bs e attenuare fortemente ciò che si

tro-va a frequenze maggiori. Dopodiché il flusso di bit deve essere decimato per essere riportato ad un rate pari a quello di Nyquist.

Figura 1.21: Schema tipico di un filtro digitale. Immagine tratta da [7]

Una scelta tipica è quella di un filtro a due stadi, come quello di Figura 1.21, dove il primo stadio è costituito da un filtro CIC, Cascaded Integrator-Comb. Esso fa parte della categoria dei FIR (Finite Impulse Response), ha una risposta di tipo sinck_{, con k ordine del filtro, ed è costituito da una cascata di integratori, da}

un decimatore, e da una cascata di comb. In sostanza, un CIC del primo ordine esegue una media mobile dei bit in uscita dal modulatore e rimuove il rumore di quantizzazione fuori banda; la sua risposta si annulla nei multipli dell’inverso del tempo di osservazione, e questo può esser sfruttato per reiettare eventuali disturbi di linea, che si trovano a 50/60 Hz. Per poter sfruttare interamente l’aumento di risoluzione prodotto dal modulatore, è necessario però utilizzare filtri di ordine superiore al primo: una buona scelta è k = h + 1, con h che rappresenta l’ordine del ∆Σ, in modo che la risposta del filtro scenda più velocemente di quanto non salga la NTF al limite di banda del segnale. [20]. Una descrizione più dettagliata dell’architettura del CIC è riportata nell’Appendice B.

1.3.7

Confronto con altri ADC

I convertitori A/D ∆Σ costituiscono un compromesso fra velocità e risoluzione, sacrificando la prima per aumentare la seconda: la necessità di campionare più volte il segnale per produrre un solo campione in uscita impone alla circuiteria analogica interna di lavorare ad una frequenza molto maggiore di quella dei dati finali in uscita. Per questo motivo il paragone con gli ADC Flash non ha ragione di esser fatto, in quanto questi ultimi puntano soprattutto sull’alta velocità, ri-nunciando ad un’elevata risoluzione; un discorso simile può esser fatto per i Flash Pipeline.

Figura 1.22: Grafico comparativo fra ADC. Immagine tratta da [12]

Delta-Sigma vs SAR

I convertitori ∆Σ, rispetto ai convertitori ad approssimazioni successive (ma anche rispetto ai Flash e ai Pipeline), hanno l’intrinseco vantaggio di non necessitare di precisioni dei componenti particolarmente elevate, e quindi non richiedono mat-ching spinto o calibrazione dei chip, al contrario dei SAR, che quindi risultano più costosi e ingombranti. L’oversampling rilassa anche le specifiche sul filtro anti-alias perché, campionando a frequenza molto maggiore di quella di Nyquist, è sufficiente una selettività minore. I SAR risultano essere più veloci a parità di risoluzione e di frequenza di campionamento, hanno una latenza inferiore (idealmente nulla) e solitamente consumano meno, ma raggiungono un numero massimo di bit efficaci tipicamente inferiore. Sono entrambe architetture che offrono buone prestazioni in termini di linearità, ma, per il SAR, a spese di enormi aree per migliorare il matching e, per un numero di bit superiore a 12, anche di tarature individuali dei componenti. Nei ∆Σ, perlomeno in quelli con ADC interno a singolo bit, la risoluzione non dipende dal matching, ma solamente dall’OSR.

Delta-Sigma vs Doppia Rampa

Come già visto, i convertitori A/D a Doppia Rampa fanno parte della catego-ria a conteggio, il che li rende intrinsecamente lenti, perché per fornire in uscita

una parola su N bit impiegano da un minimo di 2N _{fino ad un massimo di 2}N +1

cicli di clock; però, esattamente come i ∆Σ, non risentono del problema legato alla precisione dei componenti e quindi sono adatti ad applicazioni dove è richie-sta un’alta risoluzione. Offrono una buona reiezione dei disturbi di linea (se un multiplo dell’inverso del tempo di integrazione coincide con 50 o 60 Hz).

Capitolo 2

Elettronica Ultra-Low Voltage

Affiancandosi alla necessità di dispositivi con performance sempre più spinte, negli ultimi anni è emerso un nuovo trend, riguardante la ricerca di sistemi a ridotto consumo di potenza e/o a bassissima tensione di alimentazione, motivata dallo

scaling delle tecnologie microelettroniche e da applicazioni biomedicali e di sca-venging; in queste ultime l’energia deve essere acquisita direttamente dall’ambiente

circostante, in modo da rendere i dispositivi autosufficienti. Una conseguenza della progressiva miniaturizzazione dei chip, oltre all’aumento della frequenza di lavoro della circuiteria digitale, è la riduzione della tensione di alimentazione, che pur-troppo però non può essere compensata da una relativa diminuzione della tensione di soglia Vthperché ciò comporterebbe un aumento della corrente di perdita

(leaka-ge); inoltre, se il lato digitale viene avvantaggiato da questo continuo avanzamento

tecnologico, le componenti analogiche ne soffrono un po’, perché il matching dei componenti diventa più difficile, le prestazioni calano con alimentazioni più basse e, quindi, mantenere robustezza e funzionalità per i circuiti è un obiettivo tut-t’altro che semplice. Secondariamente, bassa tensione e bassi consumi (e quindi dissipazione) devono essere garantiti in dispositivi biomedicali impiantabili, com-patibilmente con la sensibilità di alcune regioni del corpo umano: ad esempio, è da evitare un eccessivo riscaldamento vicino al cervello. Infine, sono i dispositivi por-tatili, tipicamente alimentati a batterie, a richiedere bassi consumi e basse tensioni di alimentazione; inoltre esistono ambiti in cui è molto difficile fornire energia ai di-spositivi, e quindi devono essere essi stessi a procurarsela dall’ambiente, ricorrendo all’energy scavenging o harvesting [16].

2.1

Problematiche

Lavorare nell’ambito low voltage vuol dire tipicamente non avere abbastanza spa-zio di manovra per far lavorare nMOS e pMOS in saturaspa-zione; inoltre, la zona

operativa è sempre quella della debole inversione (VGS − Vth  4VT, dove Vth

è la tensione di soglia e VT = kT_q ) e, spesso, quella della conduzione sottosoglia

(subthreshold region, VGS − Vth < 0). I transistor erogano correnti che sono

so-stanzialmente quelle di perdita, e quindi la forza di pilotaggio diminuisce; inoltre, i dispositivi diventano drasticamente più lenti e maggiormente soggetti a variazioni PVT (Process, Voltage, Temperature): occorre quindi ricorrere a strategie e topo-logie studiate appositamente per lavorare in queste condizioni. Ad esempio, MOS con tensione di soglia Vth molto bassa o addirittura nulla sono particolarmente

adatti per queste applicazioni, grazie alla loro maggiore capacità di pilotaggio in corrente e al loro guadagno più grande. [3]

L’espressione della corrente di drain e source IDS è data, nella regione

sottoso-glia, da IDS = ISM· e VGS −Vth ξVT _{(1 − e}−VDSVT ₎ con ISM = µCD W L V 2 th

Nel caso in cui VDSsia molto maggiore di VT (vista la dipendenza esponenziale,

è sufficiente che VDS > 4VT), allora la dipendenza da VDS non è più esponenziale,

ma lineare, secondo la relazione di seguito:

IDS = ISM· e

VGS −Vth

ξVT _{(1 + λVDS)}

CD , ξ e λ sono parametri che tengono conto degli effetti di canale corto e delle

particolari condizioni operative [5]. Si possono quindi ricavare le espressioni di gm

e rd in debole inversione: gm = ∂IDS ∂VGS = IDS ξVT 1 rd = ∂IDS ∂VDS = ISM VT · eVGS −VthξVT _e− VDS VT Se VDS > 4VT: 1 rd = ∂IDS ∂VDS = λISM· e VGS −Vth ξVT ∼_{= λIDS}

Il calcolo della transconduttanza gm e della resistenza di drain rd, assieme

all’espressione della corrente IDS, mette in luce la dipendenza esponenziale di

tutti questi parametri da fattori come la tensione, la temperatura e le variazioni di processo.

2.2

Esempi in Letteratura

Esistono numerosi circuiti in letteratura che sono stati progettati per lavorare a bassissima tensione di alimentazione: in questo paragrafo riportiamo qualche esempio significativo.

2.2.1

Comparatore compatibile con V

= 0.3 V

In [1] viene presentato un comparatore ultra-low voltage; il cuore della sua archi-tettura è riportato Figura 2.1.

Figura 2.1: Schematico base del comparatore proposto.

Il circuito, sostanzialmente, consiste in due inverter accoppiati a formare un latch; il segnale d’ingresso entra nei bulk dei due pMOS. Il transistor M0 è pilotato

dal clock e, quando questo è al livello alto, non fa fluire corrente nel circuito e quindi il consumo di potenza statica è nullo; contemporaneamente M5 e M6

portano entrambi i terminali di uscita a massa per arrivare ad una situazione di metastabilità. Quando il clock va al livello logico basso, si innesca la reazione positiva che fa sì che un terminale di uscita assuma il valore VDD e l’altro gnd,

dipendentemente dal segno della differenza in+_{− in}−_{. Questa struttura riesce a}

2.2.2

Amplificatore con Guadagno Variabile

Nell’articolo [2] viene discusso e progettato un amplificatore a guadagno variabi-le, (Variable Gain Amplifier, VGA), per tensioni di alimentazione inferiori a 0.6V , anche questo iniettando il segnale d’ingresso nel bulk di due MOS, approccio ricor-rente nel design di circuiti ultra-low voltage per ottenere una dinamica di ingresso

rail-to-rail, rinunciando a parte del guadagno tipico dei circuiti con pilotaggio di

gate. La topologia proposta è di tipo FPDDA (Fully Pseudo-Differential Difference

Amplifier ed è mostrata nella Figura 2.2.

Figura 2.2: Schematico del VGA.

Il terminale CTRL e i transistor M5 e M6 controllano il flusso delle correnti

nei transistor M1 e M2 variandone la transconduttanza e quindi permettono di

variare il guadagno complessivo del VGA. Dal momento che, rispetto ad una coppia differenziale, manca il generatore di corrente di polarizzazione (coda), si rendono necessari due circuiti CMFB e CMFF, Common Mode FeedBack e FeedForward, per la stabilizzazione del punto di lavoro e per incrementare il CMRR. Il guadagno complessivo può variare da 0 a 18 dB.

2.2.3

Nanoelettronica alimentata da un albero

Un esempio, sicuramente bizzarro e forse un po’ estremo, di energy harvesting è presentato in [10]. Sostanzialmente, gli autori prima dimostrano che esiste una dif-ferenza di potenziale fra alcuni particolari punti di un acero e il suolo, misurandola

per una settimana (Figura 2.3), poi introducono due circuiti che lavorano specifi-catamente per alimentazioni sotto al Volt e che consumano pochissima potenza: il primo genera una tensione continua stabile di 1.1 V a partire da un ingresso che può scendere fino a 20 mV ; il secondo è un timer a bassa frequenza che può essere usato in nodi sensori.

Figura 2.3: Livelli di tensione rilevata ai capi di un carico di 100kΩ riferita al suolo.

Nell’articolo non sono presenti, purtroppo, molti dettagli sulla realizzazione della componentistica ultra-low voltage, perché il focus principale è lo scavenging energetico e l’interfacciamento della nanoelettronica con i fenomeni naturali.

2.2.4

Modulatore Delta-Sigma con V

= 250 mV

Gli autori dell’articolo [16] presentano un modulatore ∆Σ, in un’architettura pseudo-differenziale, che riesce a lavorare fino ad una tensione di alimentazione minima pari a 250mV ; il suo schema a blocchi è visibile in Figura 2.4 e, come è possibile notare, si tratta di un modulatore del 3◦ ordine con feedforward.

La minima VDD presente nelle applicazioni ultra-low voltage lascia poco spazio

a disposizione del progettista per impilare più un transistor, quindi spesso, e questo è il caso, la scelta ricade su amplificatori inverter-based (o inverter-like), che però risultano avere un PSRR, Power Supply Rejection Ratio, inferiore.

Sono discusse inoltre due tecniche di boost, una per la tensione di overdrive e una per i segnali di clock; nella Figura 2.5 sono mostrati un diagramma a blocchi della prima tecnica (a) e l’andamento nel tempo nelle fasi (b). L’aumento della

VGS − Vth comporta sia un aumento del guadagno dell’amplificatore inverter-like

Figura 2.4: Architettura del ∆Σ con feedforward.

(a) Boost delle tensioni di overdrive (b) Boost dei Clock Figura 2.5: Tecniche di boost per applicazioni low voltage

gli switch, sia pMOS che nMOS, ad aprirsi e chiudersi meglio e più velocemente. Le misurazioni finali indicano che il circuito complessivo riesce ad arrivare ad una frequenza di campionamento pari a 1.4 M Hz, con una banda di 10 kHz e un range di temperature che va da 20 a 100◦C, per VDD = 250mV e, incrementando

quest’ultima fino a 600 mV , le prestazioni migliorano conseguentemente.

2.3

Amplificatori Inverter-Like

Gli amplificatori inverter-like costituiscono un blocco fondamentale per la realiz-zazione di circuiti ultra-low voltage, e il motivo risiede essenzialmente nella loro semplicità, dal momento che sono formati solamente da due transistori, un nMOS e un pMOS, e quindi riescono a mantenere funzionalità interessanti anche per alimen-tazioni basse, come, ad esempio, una dinamica rail-to-rail, oltre ad un’occupazione di area ovviamente molto inferiore ad un amplificatore classico.

(a) Schema circuitale (b) Caratteristica ingresso/uscita Figura 2.6: Schema e risposta in DC dell’inverter

2.3.1

Analisi in Continua

La classica caratteristica in continua è mostrata nella Figura 2.6(b). È possibile notare che esiste un particolare punto della curva per cui il valore della tensione in ingresso uguaglia l’uscita: in tale punto la pendenza della caratteristica è massima. Se polarizziamo la struttura in modo che Vi = Vu = Vinv, allora è possibile

con-siderare l’inverter come un amplificatore invertente con guadagno pari al modulo della derivata della curva e dato dalla formula

Ainv =      dVu dVi     _V i=Vinv

Quindi si può ricavare la relazione che lega ingresso e uscita come

Vu = −Ainv(Vi− Vinv) + Vinv

A questo punto è immediata l’equivalenza fra un amplificatore inverter-based ed un amplificatore differenziale, avente però il terminale non invertente non di-sponibile e fissato ad un potenziale pari a Vin+ = V_inv(1 + 1

Ainv) (Figura 2.7): di

questo occorre tenere conto quando si realizzano topologie più complesse utilizzan-do questa struttura, oltre al fatto che il guadagno Ainv si aggira su poche decine

Figura 2.7: Amplificatore differenziale equivalente di un inverter-like

2.3.2

Risposta in Frequenza

Utilizzando come punto di riposo la tensione Vinv, è possibile linearizzare il

com-portamento dell’amplificatore e ricavare il circuito per piccoli segnali di Figura 2.8, da analizzare per ricavare la risposta in frequenza.

Figura 2.8: Circuito equivalente per piccoli segnali dell’inverter CMOS

Le capacità CX, CY e CZ sono rappresentative di quelle interne al transistori

MOS secondo le seguenti relazioni:

CX = Cgsn+ Cgsp+ Cgbn + Cgbp

CY = Cgdn + Cgdp

CZ = Cdbn+ Cdbp+ Cdsn+ Cdsp

La funzione di trasferimento, definendo gm = gmn+ gmp e rd = rdn k rdp risulta

quindi essere la seguente:

H(jω) = Vu(jω) Vi(jω) = −gmrd· 1 − jωCY gm 1 + jω(CZ+ CY)rd

Il prodotto gmrd è proprio il guadagno in continua A0 = Ainv ricavato nel

precedente paragrafo; inoltre, oltre al polo, si nota la presenza di uno zero a parte reale positiva e quindi il guadagno per f → ∞ non si annulla, ma è dato

dal partitore capacitivo formato da CY e CZ presente nella maglia impropria del circuito equivalente. fz = gm 2πCY fp = 1 2π(CY + CZ)rd A∞= CY CY + CZ

Si può quindi riscrivere la funzione di trasferimento come

H(f ) = −A0

1 − jf

f z

1 + jf

f p

e il suo andamento, in modulo e fase, è mostrato nelle Figure 2.9 e 2.10.

Figura 2.10: Fase di H(f) in funzione della frequenza

2.3.3

Applicazioni

Come precedentemente accennato, gli amplificatori inverter-like hanno il vantaggio intrinseco di essere architetturalmente semplici, e quindi sono per adatti per la loro stessa natura ad essere utilizzati in applicazioni ultra-low voltage, dove lo spazio di manovra in tensione è poco ed impilare più di due transistori è molto complicato, se non totalmente infattibile; oltre a questo, c’è da aggiungere anche il vantaggio delle dinamiche d’ingresso e d’uscita complete. Vengono spesso utilizzati in circuiti

switched capacitors, dove non è limitante l’impossibilità di avere a disposizione un

terminale non invertente dell’amplificatore differenziale equivalente, dal momento che, nella maggior parte delle topologie, esso è collegato a massa o comunque ad un potenziale di riferimento costante: è sufficiente utilizzare pochi accorgimenti in fase di progettazione, come ad esempio il dover generare questa tensione di riferimento (∼= Vinv) all’occorrenza. Come già accennato, un tipico problema dei

circuiti di questo tipo deriva dal guadagno non molto elevato, che si traduce in un errore nel trasferimento di carica.

Gli inverter-like hanno prestazioni inferiori, rispetto agli amplificatori veri e propri, in termini di PVT, CMRR e PSRR, il che rende il design di schemi che li implementano molto delicato, con spesso la necessità di blocchi appositi per poter superare queste limitazioni.

Capitolo 3

Integratore Inverter-Based

Negli ultimi anni la ricerca nel campo dei convertitori ∆Σ è stata mirata principal-mente al miglioramento della velocità e al raggiungimento di elevate risoluzioni, ma la spinta iniziale derivò per lo più dal campo delle frequenze molto basse, per applicazioni sensoristiche. A frequenze molto basse, senza adeguate tecniche di cancellazione del rumore, si soffre la presenza dell’offset e del rumore flicker e per questo sono necessarie apposite strategie per superare questa limitazione. Dal momento che, come abbiamo visto, il modulatore ∆Σ è basato principalmente su operazioni di integrazione nel dominio tempo-discreto, in questo capitolo verrà pre-sentata una topologia di integratore di tipo switched capacitors (o a condensatori

commutati), che intrinsecamente applica la tecnica dinamica del Correlated Double Sampling (CDS), la quale verrà trattata più approfonditamente nell’Appendice A.

3.1

Circuiti Switched Capacitors

Gli switched capacitors sono una classe di circuiti tempo-discreti frequentemente utilizzata nella progettazione analogica integrata; il loro principio di funzionamen-to si basa sul trasferimenfunzionamen-to di cariche fra condensafunzionamen-tori, scandifunzionamen-to dall’apertura e dalla chiusura di interruttori comandati da dei segnali di clock, tipicamente delle fasi non-overlapping, per impedire una indesiderata chiusura simultanea di due o più di essi. Uno dei motivi del loro successo è che forniscono carichi puramente capacitivi agli amplificatori, perché essi, infatti, per poter avere un guadagno ele-vato, tipicamente devono avere una resistenza d’uscita rout di valore altrettanto

elevato e un carico resistivo andrebbe in parallelo alla rout, formando un partitore

e abbattendo conseguentemente il guadagno in continua: con i condensatori ciò non accade. Oltre a quanto appena detto, un altro vantaggio risiede nel fatto che è possibile implementare tecniche dinamiche di riduzione del rumore a bassa frequenza, quali l’autozero e la già citata correlated double sampling, senza

impor-tanti penalizzazioni in termini di complessità circuitale. Gli amplificatori basati su questa tecnica hanno tipicamente un guadagno molto accurato, perché esso ri-sulta solitamente essere un rapporto di capacità che può esser reso molto preciso, a meno di un errore di matching.

3.2

Integratore Switched Capacitors

Mediante la tecnica dei condensatori commutati può essere realizzato anche un in-tegratore, che costituisce un blocco fondamentale per la realizzazione, ad esempio, di filtri e di modulatori ∆Σ. Una delle architetture più classiche è rappresentata nella Figura 3.1.

Figura 3.1: Schema circuitale dell’integratore switched capacitors standard.

Gli interruttori S1 e S3 sono chiusi nella fase uno e aperti nella fase due, mentre

il contrario vale per S2 e S4: le configurazioni del circuito che ne risultano sono

riportate nella Figura 3.2.

(a) Fase 1 (b) Fase 2

Durante la fase 1, il segnale d’ingresso viene campionato e l’uscita viene mante-nuta; le tensioni ai capi dei condensatori, con la polarità indicata nello schematico, risultano essere le seguenti:

• V_C2(1) = V_in(1) • V_C1(1) = −V_out(1)

La fase 2 è quella di integrazione, dove la carica accumulata precedentemente fluisce da C2 a C1, o viceversa. Le differenze di potenziale diventano le seguenti:

• V_C2(2) = 0 • V_C1(2) = −V_out(2) = V_C1(1)+ ∆Q2 C1 con ∆Q2 = C2(V (2) C2 − V (1) C2) = −C2V (1) in e quindi V_C1(2)= V_C1(1)− C2 C1 V_in(1) V_out(2) = V_out(1)+ C2 C1 V_in(1)

Si può dimostrare che l’ultima formula rappresenta esattamente il funziona-mento dell’integratore. Infatti, considerando che le fasi abbiano uguale durata temporale e che esse si alternino all’interno di un ciclo di periodo T, è possibile scrivere la seguente equazione iterativa:

Vout(nT ) = Vout  nT − T 2  + C2 C1 · Vin  nT − T 2 

Considerando adesso che Voutnella fase 1 mantiene lo stesso valore assunto nella

fase 2 precedente e supponendo che Vin sia campionato da un blocco di ingresso alla fine del ciclo precedente, si può scrivere l’espressione della tensione d’uscita nel dominio tempo discreto:

Vout(n) = Vout(n − 1) +

C2

C1

· Vin(n − 1)

che nel dominio z diventa

Vout(z) = z−1Vout(z) + z−1

C2

Con pochi passaggi algebrici, si arriva finalmente alla Vout(z) Vin(z) = H(z) = C2 C1 · z −1 1 − z−1 = C2 C1 · 1 z − 1

che è esattamente la funzione di trasferimento di un integratore non invertente tempo discreto. È infine interessante notare come, semplicemente scambiando le due fasi, l’integratore diventi invertente.

3.2.1

Rumore nell’Integratore

Nella trattazione precedente, il sistema è stato considerato ideale e, in particolar modo, non è stato tenuto in considerazione il contributo che deriva dall’offset e dal rumore dell’amplificatore, schematizzato come un generatore di tensione Vn nello

schema di Figura 3.3.

Figura 3.3: Integratore con generatore di rumore.

Ripetendo la precedente analisi per le tensioni ai capi dei condensatori durante la fase 1, le espressioni si modificano nel modo qui riportato:

• V_C(1)₂ = V_in(1) • V_C(1)

1 = −V

(1)

out + Vn(1)

Mentre, durante la fase 2: • V_C(2) 2 = −V (2) n • V_C(2)₁ = −V_out(2)+ V(2) n = V (1) C1 + ∆Q2 C1

Il trasferimento di carica ∆Q2 stavolta è dato da: ∆Q2 = C2(V (2) C2 − V (1) C2 ) = −C2(V (1) in + V (2) n )

E quindi è possibile scrivere che:

V_C(2) 1 = V (1) C1 − C2 C1 (V_in(1)+ V_n(2)) = −V_out(1)+ V_n(1)− C2 C1 (V_in(1)+ V_n(2)) Si arriva infine all’equazione complessiva:

V_out(2) = V_out(1)+ C2

C1

(V_in(1)+ V_n(2)) + V_n(2)− V(1)

n

Nell’espressione sono presenti sostanzialmente due contributi distinti di rumo-re: V_n(2) − V(1)

n e CC21V

(2)

n . Nel primo, i due campioni di rumore delle due fasi si

sottraggono, realizzando nella pratica la correlated double sampling, e tutte le com-ponenti frequenziali sufficientemente lente, quali offset, deriva dell’offset e flicker, sono, almeno idealmente, cancellate. Per il secondo campione, purtroppo, le cose vanno molto diversamente e ce lo ritroviamo interamente in uscita, moltiplicato per il guadagno dell’integratore: questo può essere un problema molto grave, spe-cialmente in un sistema di acquisizione dati per la lettura di segnali provenienti da sensori, che sono tipicamente a frequenze molto basse, dove flicker e offset degra-dano maggiormente le prestazioni, in termini di accuratezza e risoluzione. Occorre perciò porre rimedio applicando una apposita tecnica di riduzione del rumore o modificando l’architettura dell’integratore.

3.3

Integratore con CDS

Per superare i problemi derivanti dal rumore, viene qui discussa un’architettu-ra alternativa di integun’architettu-ratore, visibile in Figuun’architettu-ra 3.4 e composta di due stadi, che applica la tecnica del correlated double sampling. La tipologia è sempre a con-densatori commutati, ma, nonostante questo, l’uscita rimane valida e stabile in entrambe le fasi. Per analizzarne meglio il funzionamento, i blocchi fondamentali di questo circuito verranno analizzati separatamente: il primo stadio consiste in un amplificatore, mentre il secondo è l’integratore vero e proprio.

Figura 3.4: Integratore switched capacitors a due stadi. Immagine tratta da [19]

3.3.1

Amplificatore SC

L’amplificatore SC (switched capacitors) con Ch è il primo blocco costituente

l’in-tero integratore, ma, per capirne meglio il funzionamento, è meglio considerarne prima la versione senza condensatore Ch; il suo schema è mostrato in Figura 3.5.

Figura 3.5: Amplificatore switched capacitors. Immagine tratta da [19]

V1e V2sono due segnali d’ingresso qualunque, con l’unica restrizione che la loro

banda sia molto inferiore alla frequenza di clock; Φ1e Φ2 sono le due fasi, che fanno

generatore Vn, rappresentante il rumore dell’amplificatore interno. Il condensatore

C1 viene scambiato fra i due ingressi, mentre C2 in una fase si scarica e nell’altra

viene collegato all’uscita.

(a) Fase 1 (b) Fase 2

Figura 3.6: Configurazioni dell’amplificatore nelle due fasi.

Tenendo conto delle giuste polarità, è possibile scrivere le tensioni ai capi dei condensatori in entrambe le fasi. Durante la fase 1 valgono:

• V_C(1)

1 = V

(1)

1 − Vn(1)

• V_C(1)₂ = −V_n(1) = V_u(1) Nella fase 2 diventano: • V_C(2)₁ = V₂(2)− V(2) n • V_C(2) 2 = V (2) u − Vn(2)

La differenza ∆Q1 di carica accumulata nel condensatore C1 vale:

∆Q1 = C1(V (2) C1 − V (1) C1 ) = C1(V (2) 2 − V (1) 1 ) + C1(Vn(1)− V (2) n )

Svolgendo gli ultimi passaggi algebrici si arriva all’espressione finale:

V_C(2)₂ = V_C(1) 2 − ∆Q1 C2 = −V_n(1)+C1 C2 (V₁(1)− V₂(2)) + C1 C2 (V_n(2)− V_n(1)) V_u(2) = C1 C2 (V₁(1)− V₂(2)) +1 + C1 C2  (V_n(2)− V(1) n )

Come si può notare, il segnale utile V₁(1)− V₂(2) viene amplificato di un fattore

C1

C2, che è il guadagno del sistema, mentre i due campioni di rumore nelle due

circuito presentato nel precedente paragrafo, stavolta i due condensatori sono sem-pre collegati all’ingresso invertente dell’amplificatore e quindi l’uscita viene affetta solamente dalle componenti di offset e flicker che variano da una fase all’altra. Effetti di Guadagno Finito

Una non idealità che non è stata ancora presa in considerazione, ma che ha effetti evidenti sui trasferimenti di carica, è il guadagno dell’amplificatore, che idealmente è infinito, ma nella pratica avrà ovviamente un valore finito, sperabilmente elevato. Per avere un corretto trasferimento di carica, occorre che la tensione di ingresso (terminale invertente) rimanga costante tra le due fasi, ovvero che sia presente il corto circuito virtuale (alle variazioni). Nel caso in questione, la tensione del terminale invertente assumerà durante la fase uno il valore zero, mentre durante la fase due varrà −Vu(2)

A , dove A indica esattamente il modulo del guadagno

dell’am-plificatore. Trascurando in questa analisi il rumore, e ripetendo considerazioni e calcoli analoghi a quelli della sezione precedente, è possibile riscrivere la carica trasferita come: ∆Q1 = C1  V₂(2)− V₁(1)+V (2) u A 

Procedendo con l’elaborazione:

V_u(2) = V_C(2) 2 − V(2) u A = ∆Q1 C2 +V (2) u A = − C1 C2  V₂(2)− V₁(1)+ V (2) u A  −V (2) u A V_u(2)+V (2) u A + C1 C2 V(2) u A = C1 C2  V₁(1)− V₂(2) V_u(2) = C1 C2 1 + _A1 +_A1C1 C2 (V₁(1)− V₂(2)) ∼= C1 C2  1 − 1 A − 1 A C1 C2  (V₁(1)− V₂(2)) Dall’ultima espressione è possibile ricavare l’espressione dell’errore relativo sul guadagno dell’amplificatore switched capacitors:

ERA =  1 + C1 C2 1 A

ERA risulta quindi essere proporzionale all’inverso del guadagno

dell’amplifica-tore; è possibile ridurre l’errore impedendo che la tensione d’uscita Vu si annulli in

3.3.2

Amplificatore SC con C

Una possibile modifica al circuito precedente consiste nell’introdurre un conden-satore Ch di mantenimento; lo schema risultante è quello di Figura 3.7 e la sua

configurazione nelle due fasi è mostrata in Figura 3.8: durante la fase 1, Ch è

collegata fra l’uscita e l’ingresso invertente dell’amplificatore, mentre durante la fase 2 acquisisce il valore dell’uscita.

Figura 3.7: Amplificatore switched capacitors con C_h. Immagine tratta da [19]

(a) Fase 1 (b) Fase 2

Figura 3.8: Configurazioni dell’amplificatore SC con Ch nelle due fasi. Immagine tratta