Processo “mix and match”

I risultati presentati nei precedenti paragrafi hanno mostrato lo sviluppo delle tecnologie di base per la realizzazione di dispositivi basati su eterostrutture AlGaN/GaN. Per ottenere dispositivi tipo transistor a effetto di campo il passo mancante è la realizzazione dell’elettrodo di gate. L’esperienza maturata durante il lavoro parallelo sui GaN-HEMT nell’ambito del progetto KORRIGAN costituisce il punto di partenza per raggiungere questo obiettivo. A questo proposito, vale la pena fare alcune considerazioni generali:

1. sebbene i risultati dell’isolamento elettrico ottenuto mediante RIE del GaN siano ampiamente soddisfacenti su strutture tipo TLM e barre di Hall, lo stesso non si può dire per le strutture con il gate. Ciò è vero essenzialmente per due motivi: primo, il danno indotto dall’attacco è molto levato; la cattiva morfologia della superficie attaccata è dannosa in termini di aderenza della metallizzazione di gate che si sorappone alla regione isolata. Inoltre, prove sperimentali hanno mostrato che la superficie danneggiata, sia nelle zone attaccate sia sulle pareti della regione attiva scavata, si riempie di difetti; essi possono costituire un “ponte” di conduzione tra l’elettrodo e il 2DEG, che quindi presenta delle correnti di perdita molto elevate e non funziona come gate.

2. Secondo, dal punto di vista della fabbricazione, è estremamente più conveniente avere una struttura che non presenti eccessive discontinuità morfologiche; in questo modo, la metallizzazione di gate non deve oltrepassare alcun gradino di attacco. Per ottenere l’isolamento elettrico senza rimozione del materiale è possibile effettuare un danneggiamento da impiantazione ionica; mascherando il materiale nelle regioni attive con uno strato di resist sufficiente, e bombardando la superficie con ioni carichi, si produce la rottura dei legami e il degrado del cristallo fino alla profondità di penetrazione degli ioni. Questo metodo è ampiamente utilizzato nella realizzazione dei dispositivi industriali basati sui III-V, e un sistema di impiantazione ionica è presente presso i laboratori SELEX-SI.

3. nella prima fase del lavoro è stato ultimato lo sviluppo dei processi, ed è stato raggiunto uno standard accettabile in termini di prestazioni e riproducibilità. Questi obiettivi sono stati raggiunti impiegando sempre la litografia elettronica. D’altro canto, il metodo più conveniente per la realizzazione dei dispostivi nei passaggi che richiedono bassa risoluzione spaziale è senz’altro la litografia ottica. Inoltre, nel passaggio di isolamento elettrico per impiantazione ionica lo spessore di resist deve essere sufficiente a frenare il bombardamento nella regione mascherata. Dato che esso arriva fino a una profondità di circa 3µm, ed assumendo che la capacità di penetrazione sia approssimativamente la stessa sulle regioni mascherate e non, si deduce che lo spessore di resist necessario deve essere almeno dello stesso ordine di grandezza. Non esiste alcun resist elettronico ottenibile con questi spessori.

4. Per quanto riguarda la realizzazione dei contatti ohmici, non c’è alcuna controindicazione nel trasferire il processo sviluppato da litografia elettronica ad ottica.

Queste considerazioni ci hanno spinto a trasferire il processo di realizzazione di contatti ohmici e isolamento elettrico dalla litografia elettronica alla litografia ottica, anche con l’obiettivo di poter impiegare l’impiantazione ionica per ottenere l’isolamento. Una volta realizzati contatti e isole, il passaggio successivo è la realizzazione del gate, attraverso un processo EBL. Il processo sviluppato, che sarà illustrato nel seguito, è di tipo “Mix and

Match”: esso prevede l’impiego di diverse tecniche litografiche per la definizione delle

diverse strutture che compongono i dispositivi, in funzione della risoluzione necessaria. Questo è in perfetta analogia con quanto avviene nei processi industriali su questi sistemi [22]; la compatibilità dei passaggi tra un sistema e l’altro è l’aspetto che richiede una particolare attenzione.

Il primo passo è stato quindi la realizzazione di una maschera per litografia ottica, contenente le strutture necessarie a realizzare i contatti ohmici e le isole. Per poter poi realizzare il gate mediante litografia elettronica, nella maschera relativa ai contatti ohmici sono stati inseriti i marker di allineamento per l’EBL. Essi sono quindi realizzati insieme ai metalli ohmici; va detto che ciò non rappresenta la scelta ottimale, in quanto la morfologia del contatto legato costituisce un grande svantaggio nel processo di localizzazione automatica del marker. D’altra parte, nelle strutture da realizzare l’allineamento non è molto critico, e l’introduzione di un ulteriore passaggio per la realizzazione dei soli marker sarebbe una scelta meno conveniente.

Nella maschera sono state inserite le strutture per la realizzazione di dispositivi mesoscopici, quali QPC o SET (fig.2.31). Oltre ai due contatti di Source e Drain, ci sono altri due terminali ohmici per la misura della tensione ai lati della regione occupata dal gate, utile alla determinazione della conduttanza. Nei dispostivi progettati possono essere realizzati fino a 4 gate indipendenti; utilizzando gli elettrodi come split-gate, nella regione del 2DEG si possono realizzare geometrie tali da evidenziare effetti di fisica mesoscopica.

Figura 2.31: schema della struttura dei contatti e della geometria dell’isolamento utilizzate per la realizzazione di un dispositivi mesoscopici.

Un ingrandimento della struttura della regione attiva dei dispositivi mesoscopici progettati è riportata nelle fig.2.32 e 2.33. In particolare, nel QPC i due elettrodi G1 e G2 sono i due gate che costituiscono la costrizione. Il SET è formato da 4 gate; i primi tre (G1, G2 e G3) costituiscono i due QPC per la formazione delle barriere di accesso all’isola. In questa configurazione, essi hanno l’elettrodo G1 in comune. Il quarto elettrodo (GP) è il plunger gate, ovvero il gate di controllo dei livelli dell’isola. Quindi, essa si forma nella regione delimitata dalle quattro metallizzazioni (fig.2.33).

Nel seguito sarà descritto dettagliatamente il processo di fabbricazione dei dispositivi; in particolare, sarà presentata la realizzazione dei gate nanometrici sui dispostivi mesoscopici.

Figura 2.32: regione attiva dei nanodispositvi realizzati mediante split-gate. A destra è raffigurato un SET con 4 gate, a sinistra un QPC realizzato a partire da una costrizione costituita da 2 gate affacciati.

Figura 2.33: zoom della regine attiva di un SET realizzato con gli split-gate