Struttura del sensore integrato sul microchip

Sui wafer provenienti dalla fonderia possiamo trovare un certo nu- mero di die di forma quadrata (figura 4.1) sui cui sono state preparate delle aree opportune e i rispettivi impianti per la costruzione dei sen- sori. Sensori che presentono una struttura a doppio pad interdigitato come illustrato in figura 4.2.

Un singolo die contiene al suo interno 8 strutture e la singola area attiva, ovvero la regione di silicio che verrà porizzata durante la fase di post-processing è pari a 640 x 200 µm. La struttura a pettine presen- te su ciascuna area attiva, composta da piste larghe 10 micron e lun- ghe circa 200 µm che confluiscono in un unico punto sul bordo dell’area attiva, permette di ottenere le giunzioni Drain-Source di un FET. La quasi totalità delle piste sopra le aree attive, tranne che la pe- nultima riga a sinistra della figura 4.1(APSFET_nWell) ove le piste sono semplicemente in silicio n, viene realizzata mediante uno strato cristallino di silicio n+ per formare un buon contatto con il silicio po- roso prodotto nella successiva fase di post-processing. È importanate notare che il silicio di tipo n+ (ancora meno quello di tipo n) non do- vrebbe essere porizzato durante la fase di anodizzazione a meno che ci sia illuminazione. La prima e la seconda coppia di strutture partendo

da destra della figura 4.1 sono dunque di tipo APSFET_nplus, con la differenza che la seconda coppia ha le piste ricoperte di uno strato di nitruro (Si3N4) chiamato Si-prot. Invece l’ultima coppia a sinistra

sempre dello stesso tipo, vede la sua area attiva ricoperta interamente dalla Si-prot in modo da poter essere raggiungibile in modo selettivo rispetto alle altre strutture visto che il metodo di attacco risulta diver- so. Se si volesse fare un attacco wet del nitruro di silicio (Si3N4)

LPCVD, si dovrebbe utilizzare una soluzione acquosa di acido ortofo- sforico (H3PO4) e lo strato di ossido TEOS agirà da maschera. La se-

lettività di questo attacco wet nei confronti del nitruro di silicio è evi- denziata dal fatto che le velocità con cui l’H3PO4 attacca il nitruro di

silicio e l’ossido sono differenti e dipendono dalla temperatura dell’acido e dalla sua concentrazione.

Questo procedimento è stato l’oggetto di altri lavori di tesi mentre noi ci siamo concentrati sul restante delle strutture le cui sezioni tra- sversale (A-A) e longitudinale (B-B) tipiche sono riportate in figura 4.3.

Figura 4.3. Sezioni trasversale e longitudinale di un dispositivo doppio pad (tipo Si-prot).

Il processo tecnologico utilizzato per la realizzazione del chip nel quale sono presenti sia i nostri sensori di gas che la componentistica di controllo e trattamento del segnale, è il BCD-6 dell’ STMicroelectro- nics. È un processo a 0,35 µm, che permette di realizzare contempora- neamente transistori Bipolari, C-MOS e D-MOS, da cui l’acronimo

BCD. Il substrato utilizzato dal processo presenta un orientazione <100>, ed un drogaggio elevato di tipo p+ ( 1019 cm-3 ); su questo e cresciuto uno strato epitassiale di tipo p- di circa 10µm di spessore. Il motivo per cui si parte da un substrato così fortemente drogato va ri- cercato in due motivi essenziali. Da una parte esiste la necessità di po- ter disporre di un piano di massa quanto più conduttivo ed uniforme possibile per evitare, nei circuiti mixed-signal anche loro presenti sul chip, che in punti differenti del chip il potenziale locale del substrato presenti variazioni che possono introdurre disturbi nei circuiti analogi- ci, alterando per esempio le tensioni di soglia dei transistori MOS at- traverso l’ effetto body, o iniettando carica attraverso le giunzioni dei pozzetti di drain e di source. Il secondo motivo è di natura sensoristi- ca, nel senso che la fabbricazione di uno strato poroso uniforme pre- suppone che le linee di correnti siano abbastanza regolari. Quindi un substrato di questo tipo presenterebbe una resistenza seria ridotta at- traverso il bulk e agevolerebbe così il meccanismo.

Tale processo si compone, nella sua versione base, di 3 livelli di metal, ma è possibile, a richiesta, disporre anche dei layer relativi alle metal 4 e metal 5.

A prescindere dal numero di metal richieste, l’ultima metal è quella più spessa in quanto è quella utilizzata per realizzare l’ ultimo strato dei pad sulla quale saranno effettuate le saldature in fase di bonding.

Per la realizzazione del nostro chip la STMicroelectronics ha messo a nostra disposizione il processo base, per cui il livello superiore di in- terconnessione è la metal 3 (figura 4.4). Il processo permette di realiz- zare n-well e p-well con tre diversi valori di drogaggio; queste opzioni sono necessarie per la realizzazione di tre diverse famiglie di compo- nenti elettronici che si differenziano per la massima tensione applica- bile. Infatti maggiore è la massima tensione applicabile al dispositivo, più basso risulta il drogaggio della well che lo alloggia. Per quanto ci riguarda questa opzione potrebbe essere sfruttata per realizzare delle tipologie di silicio poroso diverse visto che la morfologia dello strato poroso dipende dal drogaggio del silicio cristallino sul quale avviene l’attacco.

Il processo mette inoltre a disposizione, anche nella sua versione base, uno strato di polysilicio che può essere drogato di tipo p oppure di tipo n. Tale differenziazione è risultata molto utile per la realizza- zione di riscaldatori e sensori di temperatura di tipo poly-n/poly-p, i quali dovrebbero presentare una sensitività maggiore rispetto a quelli di tipo poly/metal che rappresentavano l’ unica opzione in processi precedenti, quali ad esempio il BCD-3.

Poiché, come abbiamo già accennato, le nostre strutture sono basa- te sull’attacco elettrochimico del silicio cristallino, il nostro scopo è quello di raggiungere la superficie dello strato epitassiale, quindi biso- gna cominciare ad eliminare alcuni strati di ossidi sulle aree interessa- te già in fase di realizzazione del chip in fonderia senza, però, creare problemi al wafer e all’ intero ciclo di produzione. Il primo strato che va eliminato sulle strutture è lo strato di nitruro che ricopre e protegge l’ intero chip. Infatti tale strato permette di proteggere la componenti- stica elettronica presente nel chip dopo la realizzazione dei wafer. La maschera che permette di eliminare questo strato protettivo viene in- dicata con il nome di nitride, ed è utilizzata per rendere accessibili i pad alla fine del ciclo di produzione. In genere l’ attacco del nitruro viene effettuato sopra il layer metal 3 che funziona da etch-stop. È importante però notare che, la maschera nitride se utilizzata senza la presenza delle metal sottostanti, permette di eliminare anche la passi- vazione, e una parte del IMD2 (Inter-Metal-Dielectric). Per quanto ri- guarda il layer active, esso permette di eliminare lo strato di ossido di

campo (FOX); ricordiamo che l’ apertura di un area attiva viene effet- tuata quando vogliamo contattarre il silicio sottostante, ad esempio contatti di substrato, contatti di n-well, contatti di source e drain.

Dalle misure effettuate sui wafer arrivati presso il nostro laborato- rio, si è potuto appurare che l’uso dei due layer citati in precedenza hanno permesso la rimozione sulle aree attive di ossidi per uno spes- sore totale di circa 1800 nm. Perciò, noi proseguiremo con la rimozio- ne di un strato complessivo pari a 6809 nm come illustrato nella zona tratteggiata della figura 4.4.