Progetto di modulatori Delta-Sigma Fully-Differential Ultra Low-Voltage

Dipartimento di Ingegneria dell'Informazione

Informatica, Elettronica e Telecomunicazioni

Corso di studi in

Ingegneria Elettronica

Tesi di Laurea Magistrale

Progetto di modulatori Delta-Sigma

fully-dierential ultra low-voltage

Candidato:

Giuseppe Manfredini

Relatori:

Prof. Paolo Bruschi

Prof. Massimo Piotto

Anno Accademico 2018/2019

Abstract

In questo progetto di tesi sono stati realizzati due modulatori ∆Σ: uno del primo ordine single-ended ed uno del secondo ordine fully-dierential. Il tut-to è statut-to implementatut-to con la tecnologia CMOS UMC 0.18 µm, progettatut-to in ambiente Cadence Virtuoso e simulato attraverso il simulatore Spectre. Entrambi questi modulatori sono stati progettati per l'utilizzo in applicazio-ni ULV (Ultra Low-Voltage) dove le tensioapplicazio-ni di alimentazione sono estrema-mente basse (300÷500 mV) e dove, spesso, sono necessarie tecniche di energy scavenging (o harvesting) per l'accumulo di energia. Esempi di queste ap-plicazioni possono essere il monitoraggio e la rilevazione di sostanze critiche per gli esseri umani. Questo monitoraggio può essere eettuato sia a livello ambientale con l'implementazione di WSN (Wireless Sensor Networks) non intrusive, in grado di dare informazioni sulla qualità dell'aria (per esempio quantità di CO2, monossido di azoto, polveri sottili), sia a livello biologico attraverso l'utilizzo di dispositivi wearable (o addirittura implantable) in gra-do di fornire informazioni sulla salute dell'utente.

Le speciche principali per la realizzazione di entrambi i modulatori sono: un basso consumo di potenza, una frequenza di lavoro di 20 kHz e la capacità di lavorare con tensioni di alimentazione fra 300 mV e 500 mV.

Per entrambi i modulatori si è deciso di lavorare con topologie di amplicatori e integratori di tipo inverter-like che risultano ideali per le nostre applica-zioni poiché sono semplici da realizzare, presentano una dinamica d'uscita rail-to-rail, hanno una ridotta occupazione d'area e permettono di lavorare con tensioni di alimentazione estremamente basse. Di contro, per la zona di lavoro nella quale portiamo a lavorare i transistor (subthreshold region), avremo una forte dipendenza delle caratteristiche da variazioni di tipo PVT (Process, Voltage, Temperature) e bassi valori di CMRR (Common Mode Re-jection Ratio) e PSRR (Power Supply ReRe-jection Ratio). Per quanto riguarda gli amplicatori risulta anche dicile ottenere un guadagno in continua A0

di valore elevato. Per risolvere quest'ultimo problema si è deciso di utilizzare (per i dispositivi più critici) un integratore che permette, utilizzando unica-mente due stadi in cascata, di avere guadagno in continua pari al cubo del

guadagno dei singoli amplicatori. Questo integratore ha una topologia Swit-ched Capacitor (SC) e, rispetto alle soluzioni tempo discreto convenzionali, ha una funzionalità del tipo Correlated Double Sampling (CDS) che permette di ridurre il contributo di oset e rumore icker.

Per quanto riguarda il modulatore del primo ordine (mostrato in Fig.1) si è realizzato con un ADC a singolo bit (comparatore) e, come integratore, quello ad elevato guadagno sopra citato. Successivamente si è eettuato il dimensionamento e la caratterizzazione di ogni blocco e, inne, si è cerca-to di massimizzare il SINAD attraverso un'opportuna scelta delle capacità interne all'integratore. Come ltro digitale in uscita al modulatore se ne è utilizzato uno con topologia CIC di ordine due e OSR pari a 128 il quale, considerando la frequenza di lavoro di 20 kHz, permette di leggere, con una buona risoluzione, segnali aventi una banda no a circa 80 Hz. Questa fre-quenza è adatta per interfacciare una larga varietà di sensori per applicazioni di energy harvesting.

Figura 1: Schema a blocchi di un modulatore ∆Σ del primo ordine

Di questo modulatore è anche stato disegnato il layout avendo, come obbiet-tivi, la minimizzazione dell'area totale e la massima riduzione possibile degli accoppiamenti capacitivi. Per quanto riguarda l'area totale del sistema c'è un limite inferiore dato dalla dimensione dalle capacità e dalla loro distan-za minima mentre, per minimizdistan-zare gli accoppiamenti, è stata aggiunta una schermatura fra le capacità e la circuiteria sottostante. Il risultato nale ha una dimensione di 160 µm × 170 µm che portano ad avere un'area totale di 0.0272 mm2.

Riguardo il modulatore del secondo ordine vi è stata una fase iniziale dove sono state prese delle scelte a livello di sistema sulla topologia del modulatore e sul ltro digitale in accordo con le speciche date. Le scelte risultanti sono state un modulatore del secondo ordine CIFB (senza percorsi di feedforward) con ADC interno a singolo bit (comparatore) e, per quanto riguarda il ltro, se ne è utilizzato uno con topologia CIC di ordine tre e OSR pari a 128. Lo schema a blocchi del modulatore utilizzato è mostrato in Fig.2. Attraverso

l'utilizzo di script su MATLAB (come SD Toolbox) sono stati individuati gli opportuni coecienti agbc da utilizzare all'interno della topologia CIFB.

Figura 2: Schema del convertitore del secondo ordine utilizzato

Considerando che le prestazioni richieste dal primo integratore sono molto più stringenti rispetto a quelle del secondo, per il primo integratore è stata utiliz-zata un'architettura ad elevato guadagno mentre, per il secondo, una classica architettura parasitic insensitive. Successivamente è stato ideato un ampli-catore inverter-like fully-dierential con un innovativo circuito utilizzato per la stabilizzazione del modo comune che poi, in seguito, è stato dimensionato e caratterizzato. L'amplicatore contenente questo circuito è mostrato in Fig.3. Con lo scopo di rendere fully-dierential i due integratori si sono so-stituiti, al loro interno, gli amplicatori classici con quelli fully-dierential e, in conclusione, sono state raddoppiate le capacità per completare il secondo ramo.

Figura 3: Schema dell'inverter fully-dierential contenente l'innovativo controllo del modo comune

Per entrambi i convertitori ∆Σ il ltro CIC è stato realizzato attraverso uno script su MATLAB che analizza la bitstream d'uscita dal modulatore.

I risultati nali, considerando le basse tensioni di alimentazione, l'archi-tettura inverter-like e l'utilizzo di un circuito innovativo per il controllo di

modo comune (solo nel circuito fully-dierential), sono da considerarsi mol-to promettenti in quanmol-to si è raggiunta, a 300 mV, una risoluzione di circa 8.4 bit per il modulatore del primo ordine e di 11.3 per quello del secondo ordine, con un consumo inferiore ai 50 nW. Nella Fig.4 è mostrata l'uscita del CIC per due tensioni di alimentazione quando in ingresso è posta una sinusoide mentre, in Fig.5, è mostrato lo spettro della bitstream in uscita dal modulatore del secondo ordine.

L'ultima fase di questo lavoro si è concentrata nello studio e nella successi-va implementazione della tecnica di modulazione chopper a livello di sistema con lo scopo di ridurre il rumore icker e l'oset del modulatore del secondo ordine. I risultati sono stati buoni in quanto hanno prodotto una riduzione del valore della deviazione standard di un fattore quattro passando da circa 738 µV a circa 173µV.

Indice

Abstract i

Introduzione i

1 Convertitori ADC per basse tensioni di alimentazione 1

1.1 Introduzione ai convertitori analogico digitali . . . 1

1.1.1 Parametri caratteristici . . . 2

1.2 Tipologie di ADC . . . 9

1.3 Convertitori Nyquist-rate . . . 12

1.3.1 Flash . . . 12

1.3.2 SAR (Successive Approximation Register) . . . 14

1.3.3 Convertitore a doppia rampa . . . 15

1.4 Convertitori con oversampling . . . 17

1.4.1 Modulatore del primo ordine . . . 18

1.4.2 Modulatore del secondo ordine . . . 21

1.4.3 Problematiche del modulatore . . . 22

1.4.4 Filtro digitale . . . 22

1.5 Elettronica ULV . . . 23

1.5.1 Caratteristiche in subthreshold region . . . 24

1.5.2 Amplicatori Inverter-Like . . . 25

1.5.3 Esempi in letteratura . . . 28

2 Integratore switched capacitors ad elevato guadagno 30 2.1 Circuiti Switched Capacitors . . . 30

2.2 Correlated Double Sampling (CDS) . . . 31

2.3 Non idealità degli interruttori . . . 33

2.3.1 Clock feedthrough . . . 33

2.3.2 Iniezione di carica . . . 34

2.3.3 Correnti di perdita . . . 34

2.3.4 Tecniche di riduzione delle non idealità degli interruttori 35 2.4 Classico Integratore Switched Capacitors . . . 36

2.4.1 Rumore e CDS nell'integratore . . . 38

2.4.2 Guadagno nito . . . 39

2.5 Integratore ad elevato guadagno e CDS . . . 41

2.5.1 Guadagno nito e oset . . . 46

2.5.2 Analisi in frequenza . . . 47

3 Progetto ∆Σ single-ended del I◦ _{ordine 49} 3.1 Integratore . . . 49 3.1.1 Inverter . . . 50 3.2 Comparatore . . . 52 3.3 DAC . . . 53 3.4 Clock Boosting . . . 54 3.5 Clock non-overlapping . . . 55 3.6 CIC . . . 57 3.7 Performance . . . 58 3.8 Layout . . . 59

4 Progetto ∆Σ ULV fully-dierential 61 4.1 Sistemi fully-dierential . . . 61

4.1.1 Controllo di modo comune . . . 62

4.2 Transconduttore di Nauta . . . 64

4.3 Amplicatore inverter-like fully-dierential con circuito inno-vativo per il controllo del modo comune . . . 65

4.4 ∆Σ fully-dierential del secondo ordine . . . 67

4.4.1 Scelta coecienti . . . 70

4.4.2 Primo integratore . . . 71

4.4.3 Secondo integratore . . . 71

4.4.4 Comparatore . . . 73

4.5 Tecnica chopper a livello sistema . . . 74

4.5.1 Modulazione chopper . . . 74

4.5.2 CHS applicata al modulatore . . . 76

5 Stima delle performance 78 5.1 Amplicatore inverter-like fully-dierential . . . 78

5.1.1 Caratteristica ingresso-uscita . . . 78 5.1.2 Risposta in frequenza . . . 83 5.1.3 Oset dell'amplicatore . . . 83 5.1.4 Stabilità . . . 84 5.1.5 Analisi in temperatura . . . 85 5.1.6 Tensione di alimentazione 0.3 V . . . 86 5.2 Integratore Fully-Dierential . . . 89

5.2.1 Risposta nel tempo . . . 89 5.2.2 Risposta in frequenza . . . 89 5.2.3 Stabilità . . . 91 5.3 Modulatore ∆Σ Fully-Dierential . . . 91 5.3.1 Ingresso in continua . . . 91 5.3.2 Ingresso sinusoidale . . . 92 5.3.3 Consumo di potenza . . . 94

5.3.4 Oset del modulatore . . . 95

5.4 Modulazione CHS a livello di sistema . . . 96

Conclusioni 97

Introduzione

In questi ultimi decenni la sensoristica, insieme all'elettronica in generale, è entrata sempre più a contatto con la nostra vita di tutti i giorni rendendo-la più semplice e sicura. Basti pensare alrendendo-la quantità di sensori all'interno di uno smartphone (a partire da accelerometri no ad arrivare a sensori di luminosità passando da giroscopi e molto altro) o a quelli montati a bordo di un'autovettura che ci permettono una guida meno pericolosa (sensori di pressione per le gomme, sensori di parcheggio, etc.).

Altro importante utilizzo dei sensori è il monitoraggio e la rilevazione di so-stanze critiche per gli esseri umani. Questo controllo può essere eettuato sia a livello ambientale con l'implementazione di WSN (Wireless Sensor Net-works) non intrusive, in grado di dare informazioni sulla qualità dell'aria (per esempio quantità di CO2, monossido di azoto, polveri sottili), sia a livello

bio-logico attraverso l'utilizzo di dispositivi werable (o addirittura implantable) in grado di fornire informazioni sulla salute dell'utente.

Da queste ultime applicazioni innovative, però, sorgono due necessità: la pri-ma è l'estrepri-ma miniaturizzazione dell'interfaccia elettronica e della sorgente di alimentazione le quali porteranno a soluzioni completamente integrate (SoC, System on a Chip) ed ultra-low power. La seconda esigenza è l'utilizzo di energy scavenging con lo scopo di ricavare l'energia necessaria al funzio-namento dell'interfaccia direttamente dall'ambiente per sostituire la batteria o, più semplicemente, prolungarne la durata. Questi tipi di sorgenti però, tipicamente, sono in grado di produrre basse tensioni (nell'ordine di centi-naia di mV) e quindi richiedono il progetto di circuiti capaci di lavorare in queste condizioni. Per quanto riguarda le applicazioni werable/implantable possiamo, ad esempio, pensare a due particolari sistemi in grado di generare energia:

• generatori termoelettrici: dispositivi in grado di convertire un usso di calore in energia grazie all'eetto Seebeck e quindi in grado di sfruttare la dierenza di temperatura fra il nostro corpo e l'aria circostante;

• biofuel cell: batterie che utilizzano particolari sostanze presenti nel nostro organismo per eettuare reazioni in grado di sprigionare energia. Alla luce di queste informazioni, questo lavoro si pone l'obbiettivo di rea-lizzare un convertitore analogico digitale ∆Σ (Delta -Sigma) per la lettura di sensori in grado di lavorare a tensioni estremamente basse (300÷500 mV) denominate ULV (Ultra Low-Voltage).

Nel Capitolo 1 dopo un'introduzione ai parametri ed alle tipologie dei convertitori analogico-digitali (con particolare attenzione a quelli con over-samplig) vi è una trattazione sull'elettronica per basse tensioni di alimenta-zione.

Nel Capitolo 2 è stata inserita una trattazione dei circuiti switched ca-pacitors per poi andare ad analizzare varie tipologie di integratori realizzati proprio con questa tecnica.

Nel Capitolo 3 vengono trattati tutti i blocchi inseriti nel progetto di un modulatore ∆Σ del primo ordine e, nell'ultima parte, vi è l'analisi delle performance di quest'ultimo.

Nel Capitolo 4 vi è una trattazione sui sistemi fully-dierential con un esempio trovato in letteratura e la nostra soluzione per quanto riguarda il circuito di controllo del modo comune. Nella seconda parte del capitolo vi è la progettazione di un modulatore ∆Σ fully-dierential del secondo ordine ed inne una breve parte sulla tecnica Chopper a livello di sistema.

Nel Capitolo 5 vengono analizzate sia le performance del modulatore ∆Σ fully-dierential del secondo ordine sia quelle dei blocchi che ne fanno parte.

Capitolo 1

Convertitori ADC per basse

tensioni di alimentazione

1.1 Introduzione ai convertitori analogico

digi-tali

I convertitori analogico digitali (ADC, Analog to Digital Converter) sono circuiti che hanno il compito di trasformare un segnale analogico tempo con-tinuo e ampiezza continua in uno digitale tempo discreto e ampiezza discre-tizzata. Sono di fondamentale importanza nell'interfacciamento fra mondo reale e mondo elettronico. Questo perché la maggior parte dei sensori (tem-peratura, pressione, usso, velocità, etc.) forniscono in uscita un segnale analogico, che dovrà essere convertito in digitale, per permettere al micro-processore/microcontrollore di elaborarlo.

Possiamo vedere tutto questo nella catena di un DAS (Data Acquisition Sistem) mostrata in Fig.1.1 che si occupa, per l'appunto, di trasformare una grandezza sica in un codice digitale. In questa schematizzazione l'A-DC è inserito tra l'AFE (Analog Front End) e la parte digitale, dedicata all'elaborazione, memorizzazione e trasmissione dei dati [1].

Figura 1.1: Struttura a blocchi di un DAS

Per eettuare in maniera corretta una conversione da segnale analogico a digitale bisogna seguire i passaggi mostrati in maniera schematica in Fig.1.2.

Figura 1.2: Schema a blocchi del funzionamento di un ADC

Il ltro passa basso anti-alias è inserito per eliminare tutte le componenti di rumore poste in alta frequenza ed evitare, quindi, il fenomeno del "fol-dover" che andrebbe a riportare tali contributi in banda base andando a degradare l'SNR (Signal to Noise Ratio).

Il successivo campionatore ha il compito di "memorizzare" il valore in in-gresso e mantenerlo no al successivo istante di campionamento. Più questa operazione è eettuata ad una frequenza elevata, più sarà possibile ricostrui-re in maniera esatta il segnale in ingricostrui-resso. Per la scelta della fricostrui-requenza di campionamento fsampling bisogna andare a rispettare il teorema di

Nyquist-Shannon il quale ci impone, per avere in uscita una replica esatta del segnale in ingresso, di andare ad utilizzare fsampling ≥ 2·fM AX,signalcon fM AX,signalla

massima componente frequenziale del segnale. Questa relazione ci permette di trovare un'ulteriore motivazione per l'utilizzo del ltro anti-alias: limitare la banda del segnale in ingresso per essere sicuri di rispettare la condizione del teorema sopra citato. Ovviamente sarà necessario garantire che questa operazione di ltraggio non alteri in modo signicativo il segnale di ingresso. Perché ciò accada occorrerà scegliere la frequenza di campionamento su-cientemente alta.

Il quantizzatore, inne, andrà a trasformare il segnale uscente dal campiona-tore nel valore quantizzato che più si avvicina a quello in ingresso. Pro-prio alla luce di questa approssimazione la fase di quantizzazione inseri-rà, obbligatoriamente, una componente di errore la quale verrà spiegata in seguito.

In questi ultimi anni gli ADC sono diventati molto importanti per quanto riguarda la lettura di segnali in uscita da circuiti MEMS (Micro Electro-Mechanical Systems) mentre, da sempre, sono richiesti ed utilizzati nel campo delle telecomunicazioni, dei radar e dell'audio.

1.1.1 Parametri caratteristici

Considerato il funzionamento decritto in precedenza, un ADC è un disposi-tivo che, ad istanti equi-distanziati nel tempo, fornisce in uscita un valore

descritto su N bit [bN −1, bN −2, ..., b1, b0] che rappresenta la codica digitale

binaria del segnale di ingresso.

Dalla caratteristica di Fig.1.3 possiamo vedere come, per ogni valore posto in ingresso, si ha una sola uscita possibile mentre il contrario non è vericato; ovvero per un singolo valore in uscita abbiamo più valori possibili in ingresso.

Figura 1.3: Caratteristica ingresso-uscita per un ADC a 3 bit [2]

Per la conoscenza della caratteristica ingresso-uscita di un generico ADC possiamo riferirci alla formula:

Vout = ∆V [bN −12N −1+ bN −22N −2+ ... + b1+ b0] (1.1)

con ∆V = VF S/2N corrispondente al gradino che si avrebbe in uscita se si

passasse da una codica a quella successiva (o precedente) e con VF S il valore

di fondo scala in ingresso. La quantità ∆V rappresenta, in generale, la riso-luzione (in tensione) dell'ADC, ovvero la minima variazione della tensione di ingresso che porta ad una modica della codica d'uscita e, di conseguenza, anche il valore in tensione dell'LSB (Least Signicant Bit). Proprio dalla denizione di ∆V si vede come, a parità di fondo scala, il suo valore migliora con l'aumentare del numero di bit. La 1.1, utilizzata in precedenza, è però valida solo nel caso in cui la codica di uscita sia unsigned e non in comple-mento a due (C2). In questo caso, avendo un bit utilizzato unicamente per il segno, avremo:

Vout= ∆V [−(bN −12N −1) + bN −22N −2+ ... + b1+ b0] (1.2)

con adesso una ∆V doppia in quanto ∆V = VF S/2N −1.

Spesso la risoluzione è anche fornita in bit e ci fornisce un'informazione su quanti livelli sono presenti in uscita dal convertitore. Una risoluzione pari a N bit indica che in uscita abbiamo 2N _{livelli possibili.}

Per capire a fondo le performance di un ADC, è importante conoscere e capire tutti i vari errori che lo possono riguardare. Possiamo dividere quest'ultimi in errori statici ed errori dinamici [3].

Deniamo adesso la End Point Line (EPL) come la retta che congiunge gli estremi della caratteristica ingresso-uscita del convertitore, scelti a distanza ∆V /2 dalla prima e ultima transizione. Questa denizione ci tornerà utile a breve durante la spiegazione di alcuni errori.

Gli errori statici sono: • Oset

• Errore di guadagno • DNL

• INL Oset

Si denisce oset in uscita il valore dell'uscita che si ha quando in ingresso è posto un segnale nullo. Questo si può vedere individuando l'intersezione dell'EPL con l'asse delle ordinate. Bisogna poi denire l'oset in ingresso, ovvero il valore di Vinda porre in ingresso per avere uscita nulla. A dierenza

di prima, attraverso la caratteristica, possiamo individuare questo parametro come l'intersezione dell'EPL con l'asse delle ascisse. In genere entrambi i parametri sono forniti in funzione dell'LSB.

Figura 1.4: Oset in un ADC [2]

Errore di guadagno

Viene denito come la dierenza tra il punto centrale dell'ultimo gradino del-l'ADC sotto esame, rispetto al solito punto di un ADC ideale. Il tutto dopo

aver compensato l'errore di oset. Anche questo parametro viene fornito in funzione dell'LSB.

Figura 1.5: Errore di guadagno positivo in un ADC [2]

DNL (Dierential Non Linearity)

Viene denito come la massima dierenza in larghezza fra i gradini della caratteristica di trasferimento reale e quella ideale. Viene anch'esso misurato in LSB ed è una quantità che dipende dal codice considerato. Per questo motivo si usano spesso indicatori globali del DNL, quali il valore massimo (max DNL) o il valore ecace.

Figura 1.6: DNL di un ADC [2]

INL (Integral Non Linearity)

Viene denito come la massima dierenza tra la EPL ideale e la curva ottenu-ta collegando i punti mediani degli intervalli corrispondenti a ciascun gradino.

Il calcolo dell'INL deve essere eettuato dopo aver corretto gli errori lineari (oset e guadagno).

Figura 1.7: INL di un ADC [2]

Di seguito verranno presentati gli errori dinamici quali: • Errore (e rumore) di quantizzazione

• SNR • SINAD • THD • ENOB • DR

Errore (e rumore) di quantizzazione

Questo errore è inserito intrinsecamente nella caratteristica ingresso-uscita di un ADC ideale poiché, come detto in precedenza, vi sarà obbligatoriamente da eettuare un'approssimazione.

Si denisce errore di quantizzazione (ε) il valore:

ε = Vout− Vin (1.3)

calcolato considerando il convertire ideale, quindi in assenza di errori di o-set, gain, DNL, INL e rumore elettrico. Di seguito, in Fig.1.8, è riportato l'andamento dell'errore in funzione del segnale Vin nel caso di convertitore a

3 bit [3] dal quale possiamo vedere come l'errore vari fra −∆V/2 a +∆V/2 con valor medio nullo.

Figura 1.8: Errore di quantizzazione per un ADC a 3 bit

Per denire poi il rumore di quantizzazione dobbiamo ipotizzare questo errore come una variabile aleatoria uniformemente distribuita fra −∆V/2 a +∆V/2 e quindi possiamo calcolarne il valore quadratico medio come:

v2 nq = 1 ∆V Z +∆V /2 −∆V /2 ε2dε = ∆V 2 12 (1.4)

Dalla 1.4 poi possiamo ricavare la densità spettrale di potenza (PSD, Power Spectral Density) del rumore Svnq:

Svnq =vnq2

 1 fsampling

(1.5) Per ottenere la 1.5 bisogna fare l'ipotesi di considerare il rumore di quan-tizzazione additivo ed avente densità spettrale uniforme su tutto il dominio frequenziale tempo-discreto. Purtroppo alcune volte, come nel caso di segna-li in continua, questa ipotesi non è vericata e quindi la precedente formula non può essere utilizzata.

SNR (Signal to Noise Ratio)

Per valutare questo parametro bisogna porre in ingresso una sinusoide che spazi tutto il range di ingresso dell'ADC ad in seguito calcolare la DFT (Di-screte Fourier Trasform) dell'uscita. Svolta la DFT il calcolo dell'SNR è dato dal rapporto fra la potenza del segnale in ingresso e la somma delle compo-nenti frequenziali in uscita non appartecompo-nenti a quest'ultimo (ovvero quelle riconducibili al rumore). In uscita saranno anche presenti delle componenti dovute alla non linearità del convertitore le quali andranno rimosse per una corretta valutazione del parametro d'errore.

SN R = VRM S,in VRM S,noise

= VRM S,in hvnqi

SN R|dB = 20 log VRM S,in VRM S,noise = 20 logVRM S,in hvnqi (1.7) Si parla di SQNR (Signal to Quantization Noise Ratio) quando, nel con-siderare il contributo di rumore, si prende in considerazione esclusivamente quello di quantizzazione. Teoricamente può essere valutato ipotizzando in ingresso un segnale che spazi tutta la dinamica (ovvero con valore ecace VF S/(2p2)) ed, appunto, considerando solo il rumore di quantizzazione (con

hvnqi = √∆V₁₂): SQN R = VF S 2√2 VF S 2N · 1 √ 12 = r 12 8 · 2 N = r 3 2 · 2 N _(1.8) SQN R|dB = 6.02 · N + 1.76 (1.9)

indicando con N il numero di bit di risoluzione. Come si può notare ab-biamo un innalzamento dell'SNR di 6 dB per ogni aumento di un bit della risoluzione.

SINAD (SIgnal to Noise And Distortion ratio)

Per il calcolo del SINAD bisogna procedere nel solito modo dell'SNR con la dierenza che, in questo caso, alle componenti di rumore verranno sommati i contributi delle non linearità ovvero:

SIN AD = VRM S,in pPD+ VRM S,noise

(1.10) THD (Total Harmonic Distortion)

Si utilizza il THD per quanticare la non linearità del sistema. Per il calcolo bisogna estrarre tutte le armoniche in uscita dovute al segnale in ingresso e applicare la formula seguente:

T HD = pV

2

2 + V32+ V42+ ... + VN2

V1

(1.11) Dove con V1 si considera la potenza rms dell'armonica fondamentale e da V2

in poi quella delle armoniche spurie dovute a non linearità. ENOB (Eective Number Of Bit)

Questo parametro ci permette di avere un'idea dell'eettivo numero di bit di risoluzione dell'ADC. Ipotizzando che tutto il rumore misurato in uscita possa essere riconducibile solo al rumore di quantizzazione (ovvero SINAD = SQNR), può essere visto come il numero di bit che generano uscita quel

valore del SINAD ovvero:

EN OB = SIN AD − 1.76

6.02 (1.12)

DR (Dynamic Range)

É il rapporto fra il fondo scala e la minima quantità rilevabile. Se per quest'ultimo valore si prende in considerazione la risoluzione, si ha una proporzionalità fra il DR (espresso in dB) ed il numero di bit, infatti:

DR|dB = 20 log VF S ∆V = 20 log VF S VF S 2N = 20 log 2N = 20 · N log 2 (1.13) Per quanto riguarda il DR è possibile incontrare anche una denizione al-ternativa dove, al posto della risoluzione viene usato il livello del rumore (in quanto viene considerato esso la minima quantità rilevabile).

DR = VF S vn−pp

= VF S

kσn (1.14)

Dove con k (tipicamente utilizzato uguale a 4) si indica l'intervallo dei cam-pioni in cui cade il rumore che vogliamo considerare e con σn la deviazione

standard del rumore totale (considerato la somma del rumore di quantizza-zione e di quello elettrico).

1.2 Tipologie di ADC

Una prima macro-divisione dei convertitori analogico digitali può essere eet-tuata in base alla frequenza di campionamento fsampling a cui essi lavorano.

Nel caso ne venga utilizzata una esattamente pari al doppio della banda del segnale si parla di convertitori Nyquist-rate. Nella pratica poi non si utilizza mai precisamente il doppio ma viene preso un piccolo margine di sicurezza. In questa tipologia di convertitore un'eventuale aumento della fsampling non

porterebbe beneci di alcun genere sulla risoluzione e, perciò, non ne viene utilizzata una maggiore. Se invece parliamo di convertitori con oversampling allora andremo ad utilizzare una frequenza di campionamento ben maggiore rispetto a quella di Nyquist in quanto, in questa tipologia di ADC, aumen-tando la fsampling si ha un benecio in termini di risoluzione. Grazie a questa

elevata frequenza vi sarà la possibilità di porre in cascata un ltro digita-le passa basso senza alterare il segnadigita-le utidigita-le. L'utilizzo di un ltro digitadigita-le rende questi convertitori "con memoria" (avendo i campioni legati a quelli

precedenti) e, generalmente, porta ad una migrazione della complessità dalla circuiteria analogica a quella digitale.

Figura 1.9: Dierenze in frequenza fra un ADC Nyquist-rate ed uno con oversampling

Dalla Fig.1.9 si vede come gli spettri vengano traslati in maniera dierente a seconda della tipologia di ADC utilizzata. Nella versione con oversampling abbiamo una spaziatura molto maggiore fra una replica e l'altra, il che per-metterà, dopo il ltraggio, di eliminare una quantità maggiore di rumore. Questo accade, come vediamo dalla 1.4 e 1.5, perché il valore quadratico me-dio, a dierenza della densità spettrale di potenza, non varia con la frequenza di campionamento. Tale aspetto è mostrato in Fig.1.10.

Figura 1.10: Distribuzione del rumore in un ADC Nyquist-rate ed uno con oversampling

Per utilizzare una visione più matematica del processo descritto sopra an-diamo a denire OSR (OverSampling Ratio) il rapporto fra la frequenza di campionamento e due volte la banda del segnale.

OSR = fsampling 2BS

Questo parametro ci fornisce un'informazione riguardo a quanto stiamo so-vracampionando rispetto alla frequenza di Nyquist (2BS).

Adesso, utilizzando la 1.8 e 1.9 e mettendoci in presenza di due ADC con due risoluzioni diverse (N1 e N2), avremo che il rapporto fra i due SNR sarà:

SN R2

SN R1

= 2(N2−N1) (1.16)

nel caso entrambi abbiano il solito fondo scala VF S, possiamo aermare,

grazie alla 1.7 che:

SN R2

SN R1

= hvnq1i hvnq2i

(1.17) Quindi possiamo arrivare facilmente a:

N2− N1 = log2

hvnq1i

hvnq2i (1.18)

Facciamo adesso l'ipotesi di avere due ADC, uno Nyquist-rate ed uno con oversampling. Consideriamo che la loro densità spettrale di potenza in uscita sia pari a, rispettivamente, Snq−N R e Snq−OS. Possiamo aermare che,

in uscita dal ltraggio passa basso, avremo una valore quadratico medio del rumore pari a: v2 nq−N R = Snq−N R· 2BS (1.19) v2 nq−OS = Snq−OS · 2BS (1.20) Con Snq−N R = ∆V 2 12 · 1 2BS e Snq−OS = ∆V2 12 · 1 OSR·2BS = Snq−N R

OSR che mette alla

luce una riduzione pari a OSR fra le densità spettrali di potenza. E quindi, facendone il rapporto avremo:

hvnq−OSi

hvnq−N Ri

=√OSR (1.21)

Adesso, attraverso la 1.18, possiamo arrivare ad aermare: NOS− NN R =

1

2log2OSR (1.22) dalla quale si capisce come, se volessimo aumentare la risoluzione di un bit, dovremmo andare ad incrementare l'OSR di un fattore quattro.

Purtroppo l'utilizzo dell'oversampling ha due importanti fattori negativi. Il primo è l'ecienza in quanto, per ottenere miglioramenti signicativi in ter-mini di risoluzione, vi è bisogno di aumentare la frequenza di campionamento

di fattori molto elevati. Questo porta con sè tutte le problematiche riguar-danti i circuiti come, ad esempio, l'aumento del consumo di potenza, requisiti stringenti di sincronizzazione ed eetti parassiti maggiori. La risoluzione di questo primo problema è fornita dal Noise Shaping che verrà spiegato in seguito. Il secondo problema è l'ipotesi fatta per il calcolo della densità spet-trale di potenza del rumore di quantizzazione ovvero la condizione di distribu-zione uniforme. Questa ipotesi può considerarsi sucientemente corretta nel caso in cui in ingresso si ponga una sinusoide che spazia per tutta la dinamica di ingresso. Al contrario, se si considera per esempio un segnale in ingresso costante, questo produrrà in uscita una quantità ssa di errore. Essendo un valore costante questo corrisponderà ad una sola componente frequenziale nell'origine (f = 0) e quindi, anche il successivo ltraggio passa-basso risul-terebbe inutile. Per contrastare questa problematica viene spesso usata una tecnica denominata dithering che consiste nell'introduzione esterna di una piccola quantità di rumore che, aggiunta al segnale costante, permetta un continuo spostamento fra i codici adiacenti. Questo eetto opera una specie di modulazione del rumore di quantizzazione che, adesso, può essere reiettato dal ltro in uscita.

1.3 Convertitori Nyquist-rate

Di seguito verranno elencate varie tipologie di convertitori di tipo Nyquist-rate e ne verrà spiegato il funzionamento ed i punti di forza/debolezza.

1.3.1 Flash

Come suggerisce il nome, questi convertitori analogico digitali sono i più veloci poiché consentono di avere un tempo di conversione pari ad un solo ciclo di clock. In Fig.1.11 possiamo vedere lo schema di un convertitore ash a due bit.

Il principio di funzionamento è molto semplice: i segnali a0, a1, a2cambiano il

proprio valore logico da "0" a "1" ogni qual volta il segnale posto in ingresso Vin sia maggiore del segnale che ogni comparatore ha come riferimento. Il

valore di riferimento viene generato a partire dalla tensione VR che viene poi

divisa attraverso l'uso di partitori resistivi.

La codica generata dalla schiera di comparatori è detta termometrica e non è, però, adatta ad essere interfacciata con una macchina digitale. Proprio per risolvere questo problema, in cascata ai comparatori, è posta una rete combinatoria R.C. la quale ha il compito di tradurre questa codica in valori binari in grado di essere letti.

Figura 1.11: Schema di un convertitore ash

Come detto in precedenza il punto di forza di questi ADC è la velocità di conversione. Questa caratteristica è raggiungibile in quanto il minimo perio-do di clock utilizzabile in questo tipo di architettura deve essere semplicemen-te pari alla somma dei transitori dei blocchi fondamentali (comparatori e resemplicemen-te combinatoria) e quindi molto breve. Tipicamente vengono utilizzate velocità di conversione nelle vicinanza di 107_÷108 _{campioni al secondo con risoluzioni}

di 8 bit (si può avere un incremento di risoluzione con l'abbassamento delle velocità di campionamento).

La maggiore problematica riguardante questa tipologia è l'utilizzo di un numero di componenti che cresce in maniera esponenziale con il numero di bit di risoluzione. Abbiamo infatti, data N la risoluzione, l'utilizzo di 2N

resistori e 2N _{− 1 comparatori. Queste enormi quantità portano ad}

un'oc-cupazione di area elevata e, considerando gli errori di processo, sarà dicile andare a generare tutti questi componenti identici. Abbiamo bisogno di que-sto alto grado di matching in quanto, una semplice variazione di un resique-store o dell'oset di un comparatore, comporterà un'errata comparazione e quindi un'errata codica in uscita.

Per permettere l'utilizzo di un numero minore di componenti (rendendo anche possibile un eventuale trimming degli stessi per aumentare il matching) vengono spesso utilizzati dei convertitori detti ash pipeline che consentono di eettuare una conversione su M × N bit (M stadi di convertitori ognuno di N bit). Grazie all'utilizzo di più stadi non si avranno valori di N che porteranno ad avere un numero eccessivo di componenti (in totale saranno presenti M(2N _{− 1) comparatori e non 2}M N _{− 1). In pratica, come vediamo}

più signicativi; questo valore verrà riconvertito in analogico per permettere di trovare l'errore rispetto al valore in ingresso e questo errore sarà l'ingresso per lo stadio successivo che lo convertirà in digitale e così via.

Figura 1.12: Schema di un convertitore ash pipeline a 6 bit

1.3.2 SAR (Successive Approximation Register)

Il convertitore SAR, o ad approssimazioni successive, ha un principio di funzionamento piuttosto semplice (schema a blocchi in Fig.1.13).

Figura 1.13: Schema di un convertitore SAR

I blocchi fondamentali costituenti questo tipo di convertitore sono tre: il comparatore, il DAC (Digital to Analog Converter) ed il SAR (Registro ad Approssimazioni Successive). Il SAR è un circuito digitale con il compito di generare, per ogni fronte del clock, il segnale [DN −1, DN −2, ..., D0]da inviare

al DAC per poi farne il confronto con la tensione di ingresso. Inizialmente, dopo il reset, pone al valore logico alto il bit più signicativo e lo invia al DAC; con questa scelta il segnale VIN verrà confrontato con VREF/2. Se VIN

resettato a "0". Il solito algoritmo verrà ripetuto per tutti gli altri bit no ad arrivare all'LSB ricordando che, ad ogni cambio della parola digitale, i bit precedentemente decisi rimarranno tali (non verranno resettati). In questo modo, all'i-esimo step, è come se andassi a sommare al valore precedente VREF/2i per poi rimuoverlo nel caso in cui VIN sia minore al nuovo valore.

Alla ne della conversione verrà posto il ag EOC (End Of Conversione) al valore logico "1" per indicare al resto del circuito che la conversione è stata eettuata ed è possibile prelevare un valore valido corrispondente alla conversione di VIN.

Come è possibile capire dal principio di funzionamento, questo convertitore ha un tempo di conversione che, nel caso migliore, è al più pari a NTclk dove

Tclk deve essere preso abbastanza lungo da permette a tutta la circuiteria di

compiere le operazioni del caso (convertire, comparare, resettare, etc.). Una versione sempre più utilizzata è il SAR a redistribuzione di ca-rica dove viene implementato un DAC di tipo switched capacitors visibile in Fig.1.14

Figura 1.14: Schema di un convertitore SAR

In pratica il DAC è composto da una matrice pesata di condensatori connessi in parallelo e scalati di fattore due. Adesso il confronto avviene fra la tensione in ingresso e quella presente sui condensatori che verrà fatta variare ogni periodo di clock per andarsi ad approssimare sempre di più con la VIN.

1.3.3 Convertitore a doppia rampa

Il convertitore a doppia rampa (Fig.1.15) nasce come evoluzione del "con-vertitore a singola rampa" per superare le sue problematiche riguardanti la dipendenza dell'accuratezza dagli errori sui valori dei componenti R e C. Il funzionamento si divide in due fasi principali.

(con-Figura 1.15: Schema di un convertitore a doppia rampa

siderato per ipotesi negativo). In uscita dall'integratore vi sarà, quindi, una rampa di pendenza |VX|/(RC) che, essendo positiva, manterrà l'uscita del

comparatore ad un livello logico alto. Grazie a questo livello logico la AND porterà in uscita il segnale clock che, ad ogni fronte, andrà ad incrementare il contatore. Una volta che quest'ultimo è arrivato al suo valore massimo (ov-vero tutti "1") esso si azzererà e permetterà il passaggio alla fase 2 andando a commutare l'ingresso.

Fase 2: durante la seconda fase è posto in ingresso un segnale VA

costan-te e noto. Questo segnale, essendo positivo, creerà una rampa in uscita dall'integratore di pendenza negativa e di valore |VA|/(RC). Questa rampa

continuerà a mantenere l'uscita del comparatore a livello logico alto no a che non assumerà un valore negativo e quindi, durante questo tempo il contatore continuerà ad incrementarsi. Nell'istante in cui il comparatore varierà la sua uscita il segnale ready indicherà al resto della circuiteria che la conversione è stata eettuata e che quindi sarà possibile prelevare il dato e resettare il circuito.

In Fig.1.16 è possibile vedere l'andamento del segnale in uscita dall'inte-gratore (sopra) e dell'uscita della porta AND (sotto).

Attraverso semplici passaggi è possibile ricondurci a [3]: T2− T1 =

|VX|

VA

2N − 1
Tclk (1.23)

ed essendo T1, VA, Tclk, N noti a tempo di progettazione e T2 noto alla ne

Figura 1.16: Segnale in uscita dall'integratore (sopra) e dalla porta AND (sotto)

1.4 Convertitori con oversampling

Come detto in precedenza i convertitori con oversampling sono quella classe di ADC che utilizzano una frequenza di campionamento che è molto maggiore della frequenza di Nyquist. Nelle sezioni successive ci occuperemo soprattutto dei convertitori Delta-Sigma (∆Σ). Il nome ∆Σ deriva dal fatto che il segnale subisce prima una dierenza ("delta") e poi una somma ("sigma").

Un convertitore ∆Σ è formato da due blocchi principali (Fig.1.17): il modulatore ed il ltro digitale.

Figura 1.17: Blocchi principali di un ADC ∆Σ

Il modulatore ha il compito di implementare la tecnica del Noise Shaping che consiste nello spostamento delle componenti di rumore che si troverebbero a bassa frequenza ad una frequenza più elevata. Questa tecnica, unita al ltraggio digitale compiuto in cascata dal modulatore, permettono di ridurre in maniera considerevole la potenza di rumore totale che ci troviamo in uscita. Di convertitori ∆Σ ve ne sono dierenti tipologie ed una prima suddivisio-ne può essere eettuata dall'ordisuddivisio-ne, il quale ci permette di capire con quanta "forza" verrà eliminato il rumore dalla banda del segnale. Più l'ordine è alto e più il convertitore sarà in grado di reiettare il rumore. In questo lavoro ci occuperemo di spiegare il funzionamento di ∆Σ del primo e secondo ordine.

1.4.1 Modulatore del primo ordine

In Fig.1.18 è riportato lo schema a blocchi di un modulatore ∆Σ del primo ordine.

Figura 1.18: Schema a blocchi di un modulatore ∆Σ del primo ordine

In linea generale l'ADC ed il DAC possono lavorare su un qualsiasi numero di bit n (pari ai bit della word-stream D in un uscita) ma spesso vengono utilizzati ADC e DAC con n pari ad uno (come nella nostra trattazione) in quanto questo ne garantisce linearità e facilità d'implementazione. Nel caso di non linearità dell'ADC si avrebbe un errore additivo con comportamento identico rispetto all'errore di quantizzazione (che quindi porterebbe ad una degradazione delle prestazioni). Invece, una non-linearità del DAC, si traduce in un corrispondente errore di non linearità del convertitore complessivo. A sua volta, questo errore di non-linearità generale, si traduce in una riduzione della risoluzione ecace (ENOB) attraverso la degradazione del SINAD.

Nella successiva trattazione verrà studiato l'intero sistema attraverso lo schema linearizzato del circuito mostrato in Fig1.19.

Figura 1.19: Schema a blocchi di un modulatore ∆Σ del primo ordine

Nella nuova schematizzazione si è passati nel dominio z in quanto tutti i blocchi andranno ad operare in un dominio tempo discreto, e ad una rappre-sentazione in tensione del codice digitale con, quindi, i seguenti cambiamenti: • l'integratore (anche detto loop lter) avrà una una funzione di

trasfe-rimento H(z) = z −1 1 − z−1 = 1 z − 1 (1.24)

• l'ADC risulterà un semplice sommatore che andrà ad introdurre il solo errore di quantizzazione E(z);

• il DAC verrà considerato ideale e quindi rappresentato con un semplice cortocircuito.

Un analisi del circuito in Fig.1.19 ci permette di esprime la tensione di uscita in funzione dell'ingresso e dell'errore di quantizzazione come:

V (z) = IN (z) · ST F (z) + E(z) · N T F (z) (1.25) con: ST F (z) = H(z) 1 + H(z) (1.26) N T F (z) = 1 1 + H(z) (1.27) dove con STF (Signal Transfer Function) e con NTF (Noise Transfer Func-tion) si intendono le funzioni di trasferimento di, rispettivamente, segnale e rumore.

Andando adesso a sostituire l'espressione completa di H(z) all'interno di STF e NTF otteniamo: ST F (z) = z−1 1−z−1 1 + _1−zz−1−1 = z−1 (1.28) N T F (z) = 1 1 + _1−zz−1−1 = 1 − z−1 (1.29) Dalle quali risulta che la STF è un ritardo di un ciclo di clock e la NTF è l'operazione di derivata nel dominio z che, quindi, andrà a reiettare le componenti in continua e ridurre fortemente quelle alle basse frequenze. Per una maggiore comprensione dell'NTF è possibile passare al dominio ω e sostituire z con ejωT_{, con T periodo di clock ottenendo:}

N T F (jω) = 1 − e−jωT = e−jωT2  ejωT2 + e−jω T 2  = e−jωT2 · 2j sin  ωT 2  (1.30) e sostituendo ω con 2πf si ha:

Passando adesso alle densità spettrali di potenza troviamo: Sn−OU T(f ) = Sn−OS|N T F (f )|2 = Sn−OS · 4 sin2

 π f

fS



(1.32) Adesso, guardando la Fig.1.20, possiamo aver la conferma che, come detto in precedenza, alle basse frequenze, il rumore viene attenuato e portato tutto verso quelle alte. Questo è il fenomeno denominato Noise Shaping.

Figura 1.20: Densità spettrale di potenza in uscita dal modulatore

Bisogna notare che il tutto deve poi essere seguito da un ltro passa basso che vada, come si vede in Fig.1.20, a ridurre la banda per lasciar passare il segnale portandosi dietro una minima quantità di rumore. Se infatti, come normalmente si fa, viene utilizzata una banda del segnale di ordini di gran-dezza minore rispetto a fS/2 la NTF (curva rossa) si trova nell'intorno del

suo minimo e, con essa, anche la potenza di rumore. La curva verde invece indica la densità spettrale di potenza in uscita da un normale convertitore con oversampling che, nel nostro caso, corrisponde alla densità spettrale del rumore E(z) in Fig1.19.

Quindi la potenza di rumore in uscita dal ltro vn−out risulta:

v2 n−out = Z BS −BS Sn−OU T(f )df = Sn−OS Z BS −BS 4 sin2  π f fS  df (1.33) Essendo a conoscenza che fS = 2OSR · BS con OSR >> 1, possiamo dire di

avere BS << fSe quindi è possibile approssimare il seno con il suo argomento

ottenendo: v2 n−out = Sn−OS Z BS −BS 4  π f fS 2 df = Sn−OS 4π2 f2 s 2B 3 S 3 (1.34)

Ed avendo visto in precedenza Snq−OS =

Snq−N R

OSR possiamo, attraverso

sem-plici passaggi, arrivare a: v2 n−out ≈ π2 3  2BSSn−N R OSR3  (1.35) Notando che 2BSSn−N R è proprio la potenza del rumore di quantizzazione

del semplice ADC Nyquist-rate si ha: v2 n−out  v2 n−N R  ≈ π2 3  1 OSR3  (1.36) E ricordando la 1.18: n − nN R= 1 2log2 v2 n−N R  hv2 n−outi ≈ 1 2log2  3 π2OSR 3  ≈ 3 2log2(OSR) − 0.86 (1.37) Da questa equazione è possibile aermare che il numero di bit subirà un incremento di 1.5 ogni volta che l'OSR raddoppia (risultato molto migliore rispetto agli 0.5 bit di incremento trovati per un convertitore che attui solo il principio dell'oversampling, senza eettuare noise-shaping (par. 1.2)).

1.4.2 Modulatore del secondo ordine

Come visto in precedenza, per avere buone risoluzioni, occorre utilizzare valori di OSR elevati e quindi frequenze di campionamento elevate. Spesso queste frequenze non sono raggiungibili e quindi si preferisce optare per un modulatore del secondo ordine come quello che si vede in Fig.1.21.

Figura 1.21: Schema blocchi di un modulatore ∆Σ del secondo ordine

A dierenza del primo ordine adesso possiamo trovare, con calcoli analo-ghi a prima, la nuova espressione dell'NTF:

Eseguendo nuovamente tutti i conti del caso precedente (non riportati per brevità) è possibile giungere alla nuova risoluzione:

n − nN R= 3 2log2(OSR) + 1 2log2  5 π4  ≈ 5 2log2(OSR) − 2.14 (1.39) Questo ci permette di fare un nuovo passo in avanti visto che, adesso, per ogni raddoppio dell'OSR andiamo ad incrementare la risoluzione di un fattore 2.5. Attraverso un rapido confronto fra la 1.37 e la 1.39 è possibile aermare che, anche considerando i termini costanti, abbiamo praticamente sempre (OSR maggiori di 2.4) un vantaggio nell'uso di un modulatore del secondo ordine.

1.4.3 Problematiche del modulatore

Due delle maggiori criticità che possono sorgere con l'utilizzo di un modula-tore ∆Σ sono le dead zone ed i cicli limite. Queste si hanno poiché sopra abbiamo fatto l'ipotesi di avere l'errore di quantizzazione uniformemente di-stribuito in tutta la banda e questo è vericato quando i segnali di ingresso sono rapidamente variabili e spaziano praticamente tutta la dinamica. Non è così se si pone in ingresso un segnale in continua. In quest'ultimo caso in uscita è possibile avere una sequenza di bit periodica detta ciclo limite. Da notare che non sono indice di instabilità in quanto la loro ampiezza non tende ad aumentare ed hanno una frequenza che, generalmente, non è situata all'interno della banda del segnale e quindi può venire reiettata. Tranne in casi particolari, in cui sia necessario avvicinarsi molto con il segnale di in-gresso in continua agli estremi del range di inin-gresso, l'adozione del dithering può essere applicata senza perdita di prestazioni anche nel caso di segnali continui.

Le dead zone sono invece degli intervalli di valori in ingresso che il modulatore non è in grado di convertire. Sono dovuti al fatto che l'amplicatore utiliz-zato per la realizzazione dell'integratore avrà un guadagno nito A. Questo valore produrrà una dead zone di ampiezza 1/(2A) [4].

1.4.4 Filtro digitale

Per fare in modo che le prestazioni viste in precedenza vengano mantenute vi è bisogno di un adeguato ltro digitale posto in uscita. Questo ltro deve avere un guadagno piatto no alla banda del segnale BS ed il più possibile

nullo fra BS ed fs/2. In fase, invece, dovrebbe garantire un andamento in

frequenza lineare, corrispondente ad un ritardo pressoché costante.

[5] che ha il vantaggio, rispetto ad altri ltri come FIR e IIR, di non aver bisogno di moltiplicatori. Questa specica permette di consumare meno po-tenza, essere meno ingombrante e di ridotta complessità. Un ltro di questo tipo ha una risposta in frequenza di tipo sincN _{dove N è l'ordine del ltro che}

corrisponde anche al numero di blocchi in cascata. Per conoscere l'ordine da utilizzare è possibile dimostrare che deve essere di un'unità superiore rispetto all'ordine del modulatore. Nel nostro caso quindi, volendo un modulatore del secondo ordine, avremo bisogno di un ltro del terzo ordine (sinc3_).

Come possiamo vedere dalla Fig.1.22 un ltro CIC è formato da N accu-mulatori nell'Integrator Section seguiti in cascata da N dierenziatori nella Comb Section [6].

Figura 1.22: Schema blocchi di un ltro CIC di ordine N

Fra le due sezioni è presente un decimatore che andrà, per l'appunto, a deci-mare i campioni e quindi far lavorare la prima parte a fsampling e la seconda

a fsampling/OSR. Questo cambio di frequenza non andrà ad inuire sulle

prestazioni in quanto non è richiesto che i campioni in uscita debbano avere una frequenza pari a quella di campionamento; l'importante è che rispettino il teorema di Nyquist e quindi escano ad una frequenza maggiore di 2BS.

1.5 Elettronica ULV

In questi ultimi anni, a causa di un sempre più forte interesse per applicazioni biomedicali e di scavenging, la ricerca si è spostata verso circuiti e sistemi in grado da lavorare con basse tensioni di alimentazione e di piccole dimensioni. Il continuo scaling delle tecnologie ha portato a dei grandi miglioramenti dal punto di vista dei circuiti digitali (dando la possibilità di innalzare le fre-quenze di lavoro) ma non, purtroppo, per quelli analogici. Questo è dovuto al fatto che l'abbassamento delle tensioni di alimentazione (dovuto allo sca-ling) non può essere seguito da una conseguente diminuzione delle tensioni di soglia Vth. Questo perché porterebbe ad un aumento dannoso delle

unita a tensioni di soglia che rimangono relativamente elevate, si traduce in dicoltà di stabilire un punto di riposo valido e ridotte escursioni per i se-gnali, con relativa degradazione del dynamic range. La riduzione delle aree a disposizione per i blocchi analogici, dettata sia da fattori di costo, sia dalla complessità dei moderni Systems on a Chip, ha poi reso enormemente più dicile ottenere un buon matching fra i vari dispositivi andando a degradare alcune prestazioni dei vari sistemi.

A causa di questa riduzione della tensione di alimentazione vi è l'impossi-bilità di utilizzare gli nMOS ed i pMOS in saturazione e forte inversione. Le zone operative adesso utilizzate sono la debole inversione (VGS− Vth  4VT

con Vth tensione di soglia e VT = kT /q)) e, come nel nostro lavoro, la

con-duzione sottosoglia o subthreshold region (VGS− Vth< 0). In questa regione

la dipendenza dalla temperatura e dalle tensioni è esponenziale e quindi vi è una forte peggioramento rispetto alla robustezza alle variazioni PVT (Pro-cess, Voltage, Temperature). Una possibile soluzione è l'utilizzo di partico-lari transistor con tensioni di soglia molto basse (low voltage transistor) o addirittura nulle (zero voltage transistor).

1.5.1 Caratteristiche in subthreshold region

Andando a lavorare in subthreshold region l'espressione da utilizzare per il calcolo della corrente di drain source IDS è diversa da quella normalmente

utilizzata e data da [1]: IDS = ISM· e VGS −Vth ξVT  1 − e−VDSVT  [1 + λ(VDS − VDSAT)] (1.40) con ISM = µCD W L V 2 T (1.41)

La dipendenza dalla VDS può essere trascurata nel caso in cui essa sia molto

maggiore della VT (è suciente VDS > 4VT) ed, in questa situazione, la 1.40

diventa:

IDS= ISM· e

VGS −Vth

ξVT _{[1 + λ(VDS − VDSAT)]} (1.42)

con VDSAT ≈ 4VT ≈ 100mV e CD, ξ e λ parametri che tengono conto delle

condizioni operative e degli eetti dovuti al canale corto.

Dall'equazione 1.40 possiamo calcolare anche i parametri gm ed rd in debole

inversione: gm = ∂IDS ∂VGS = IDS ξVT (1.43)

1 rd = ∂IDS ∂VDS = ISM VT eVGS −VthξVT _e−VDSVT (1.44)

Che, nel caso di VDS > 4VT:

1 rd = ∂IDS ∂VDS = λISMe VGS −Vth ξVT _{≈ λIDS} (1.45)

Tutte queste formule ci permettono di confermare un'aermazione fatta in precedenza ovvero che, nel caso di subtreshold region, vi è una forte dipen-denza dei principali parametri da tensione e temperatura.

1.5.2 Amplicatori Inverter-Like

Uno dei principali blocchi che permettono la realizzazione di sistemi ULV è l'amplicatore inverter-like di Fig.1.23. Tra i suoi punti di forza possiamo tro-vare la semplicità, una dinamica rail-to-rail ed una ridotta occupazione d'a-rea. Questi punti sono ottenuti grazie alla topologia di questi amplicatori: un transistor nMOS impilato con un transistor pMOS.

Figura 1.23: Schema e caratteristica di un amplicatore inverter-like

Risposta in continua

Nella pratica, per massimizzare il guadagno vi sarà bisogno di andare a pola-rizzare l'inverter nella zona con pendenza maggiore che, come vediamo dalla Fig.1.23, è con Vi = Vu = Vinv. In questa particolare polarizzazione è possibile

considerare la struttura come un amplicatore invertente con guadagno: Ainv =     dVu dVi     Vi=Vinv (1.46) ed una relazione ingresso-uscita:

Vu = −Ainv(Vi− Vinv) + Vinv (1.47)

La quale può mostrare un'equivalenza con un amplicatore dierenziale il cui terminale non invertente è ssato a Vin+ = (1 + 1/A_inv) ed è quindi non

disponibile (Fig.1.24). Purtroppo, per le condizioni nelle quali portiamo a lavorare la struttura, il guadagno Ainv non sarà di valore elevato.

Figura 1.24: Equivalenza tra un inverter-like e un amplicatore dierenziale

Risposta in frequenza

In Fig.1.25 è possibile vedere il circuito per piccoli segnali utilizzato per ricavare la risposta in frequenza. Questa linearizzazione è stata eettuata prendendo come punto di riposo la tensione Vinv.

Figura 1.25: Circuito linearizzato per piccoli segnali

Con le seguenti relazioni e denizioni:

CY = Cgdn+ Cgdp (1.49)

CZ = Cdbn+ Cdbp + Cdsn + Cdsp (1.50)

gm = gmn+ gmp (1.51)

rd= rdn||rdp (1.52)

Attraverso semplici calcoli è possibile giungere all'espressione della fun-zione di trasferimento H(jω): H(jω) = Vu(jω) Vi(jω) = −gmrd 1 − jωCY gm 1 + jω(CZ+ CY)rd (1.53) Dalla quale si vede la presenza di un guadagno in continua A0 pari a gmrd e

la presenza di un polo a parte reale negativa e uno zero a parte reale positiva. La funzione di trasferimento può essere riscritta in forma sintetica:

H(f ) = −A0 1 − j_ff z 1 + j_ff p (1.54) con: fz = gm 2πCY (1.55) fp = 1 2π(CY + CZ)rd (1.56) L'andamento di modulo e fase della 1.54 è mostrato, rispettivamente, in Fig.1.26 ed in Fig.1.27

Figura 1.27: Andamento della fase di H(f)

Com'è possibile vedere dall'andamento del modulo, grazie al contributo dello zero positvo, si ha un guadagno asintotico non nullo per f → ∞ che varrà:

A∞=

CY

CY + CZ (1.57)

Problematiche

Una problematica vista in precedenza è la non disponibilità del terminale non invertente. Un metodo utilizzato per la risoluzione di questa assenza è l'im-plementazione di circuiti switched capacitors nei quali, attraverso l'utilizzo di più fasi, è possibile "simulare" un terminale.

Le altre problematiche che si possono incontrare sono dovute al funziona-mento in subthreshold region ed alla debole resistenza ai disturbi. Parametri che ne quanticano l'entità sono la sensibilità agli eetti PVT, il CMRR (Common Mode Rejection Ratio) ed il PSRR (Power Supply Rejection Ra-tio). Per il miglioramento di alcuni di questi parametri spesso vi è il bisogno di utilizzare, sia in fase di progettazione, che in fase di layout, di appositi accorgimenti.

1.5.3 Esempi in letteratura

Uno dei più importanti esempi che si possono trovare in letteratura riguarda l'articolo [7] di Fridolin Michel e Michiel S. J. Steyaert dove viene presentato un modulatore ∆Σ pseudo-dierenziale in grado di lavorare ad una tensione di 250 mV. Come si può vedere dalla Fig.1.28 si tratta di un modulatore del terzo ordine con feedforward. La scelta di un'architettura di tipo feedforward è stata eettuata in quanto permette agli integratori di andare a processare

unicamente il segnale di errore; il che porta ad una signicativa diminuzione delle speciche sulla loro dinamica di ingresso.

Figura 1.28: Schema del modulatore presentato in [7]

Per un corretto funzionamento degli switch è utilizzata una tecnica di boosting del segnale di clock che permette di ridurre la resistenza equivalente serie degli interruttori CMOS, riducendo quindi i tempi di assestamento. Si noti che, in virtù del comportamento esponenziale delle Ron dei MOSFET

sottosoglia, il raddoppio della tensione di comando porta ad una riduzione delle resistenze di vari ordini di grandezza.

Prendendo i valori riportati nell'articolo si ha un funzionamento del mo-dulatore, per VDD = 250 mV, con frequenza di campionamento no a 1.4

MHz, banda del segnale 10 kHz, SNDR di 61 dB e range di temperatura da 20 a 100 ◦_{C. Tutte queste prestazioni vengono incrementate con l'aumentare}

Capitolo 2

Integratore switched capacitors

ad elevato guadagno

2.1 Circuiti Switched Capacitors

I circuiti di tipo switched capacitors (o a condensatori commutati), sono una famiglia di circuiti molto adatta per essere utilizzata nell'implementazione di modulatori delta-sigma e per ADC di tipo SAR. Essi lavorano nel domi-nio tempo discreto e presentano come vantaggio che la loro caratteristica di trasferimento è idealmente funzione solo di rapporti di capacità, garantendo quindi elevata precisione. A questo va aggiunta la possibilità di attuare in modo semplice funzioni di cancellazione delle tensioni di oset, quali la CDS (Correlated Double Sampling). Il funzionamento di questi circuiti si basa sul passaggio di cariche fra condensatori. Nella pratica sono presenti almeno due fasi (codicate dal livello logico di un opportuno insieme di segnali di clock) le quali, denendo lo stato di aperto o chiuso degli interruttori, modicano la topologia del circuito ed, attraverso la variazione di tensioni sui conden-satori, permettono lo spostamento di cariche. Per evitare di incorrere in problemi di alcun tipo bisogna prestare attenzione alla creazione dei segnali di clock. Questi ultimi devono essere non-overlaping (ovvero con particolari criteri riguardo le temporizzazioni) per evitare la sovrapposizione fra le fasi presenti.

Altro punto di forza è la possibilità di utilizzare amplicatori ad alta resistenza di uscita senza che il guadagno statico venga alterato rispetto al valore assunto a vuoto. Questa problematica si ha con circuiti non switched capacitors in quanto, in parallelo alla rout degli amplicatori, è quasi sempre

presente un carico resistivo dovuto alla rete di reazione. In pratica, chiaman-do rc la resistenza di carico e gm la transconduttanza dello stadio d'uscita,

si avrà A = gm(rout||rc)e non più A = gmrout con una chiara diminuzione di

tale valore.

2.2 Correlated Double Sampling (CDS)

L'accuratezza e la risoluzione di un sistema di acquisizione generalmente peg-giorano molto andando a lavorare a basse frequenze o con segnali in continua. Questo avviene a causa della presenza di oset e rumore icker. Con lo scopo di ridurre queste problematiche sono state inventate varie tecniche [8]. Tra le principali possiamo trovare l'Auto Zero (AZ), la modulazione Chopper (CHS) e la Correlated Double Sampling (CDS). In questa trattazione faremo riferimento solo a quest'ultima.

La particolarità di questa tecnica è che il rumore, fra due istanti di cam-pionamento del segnale (distanti T = 1/fck), viene campionato due volte.

Questo lo si vede elencando le due fasi in cui si suddivide questa tecnica: • Fase 1: il segnale viene rimosso dall'ingresso e si eettua un

campio-namento. Non essendo presente il segnale si va a prelevare la sola componente di rumore.

• Fase 2: viene ricollegato il segnale all'ingresso e si campiona nuovamen-te. In questo caso viene campionato sia il segnale che il rumore. La dierenza che poi verrà compiuta fra i due campioni di rumore è il risultato della correlated double sampling.

Considerando che è possibile implementare questa tecnica unicamente per sistemi tempo-discreti, l'espressione d'uscita sarà:

vCDS(nT ) = A[vi(nT ) − vn(nT ) + vn(nT + tD)] (2.1)

con tD il tempo fra i due campioni del rumore. Dalla 2.1 si vede come,

ideal-mente, si dovrebbe giungere alla cancellazione delle componenti frequenziali che, in quel periodo, non hanno subito variazioni. Nel nome, infatti, è inse-rita la parola "correlated" perché vengono eliminate le componenti correlate fra i due istanti.

Considerando che, generalmente tD = T /2, la 2.1 può essere riscritta come:

vCDS(nT ) = A  vi(nT ) − vn(nT ) + vn  nT + T 2  (2.2)

la quale, prendendo solo le componenti di rumore, si riduce a: vn−ef f(nT ) = vn(nT ) − vn  nT + T 2  (2.3) Per lo studio della sua densità spettrale di potenza è possibile utilizzare la schematizzazione in Fig.2.1 [1].

Figura 2.1: Modello equivalente di una CDS

Dalla Fig.2.1 è possibile estrarre la funzione di trasferimento (in frequenza) fra l'ingresso e Vtc(t) come:

H(f ) = Vtc(f ) Vn(f ) = 1 − e−j2πfT2 = e−jπf T 2  ejπfT2 − e−jπf T 2  = = e−jπfT2 · 2j sin  πfT 2  (2.4)

e portando tutto in densità spettrali di potenza si ha: SVtc = |H(f )| 2_S Vn = 4 sin 2  πfT 2  · SVn (2.5)

Considerando che lo spettro SVn viene moltiplicato per un seno al quadrato,

avente un minimo nell'intorno dell'origine, si ha un'ottima cancellazione del-l'oset. Se poi, chiamata fk la frequenza di corner del icker, viene utilizzata

una fck >> fk si ha anche una completa rimozione del rumore icker.

Se poi si ipotizza SVn limitato in banda fra −B e B (a causa di un ltraggio

passa basso iniziale) ed anche di aver rimosso tutta la componente icker è possibile approssimare la 2.5 come:

SVtc =    4 sin2  πfT₂  · SBB se − B < f < B 0 se f ≤ −B o f ≥ B (2.6) con SBB il contributo del rumore termico. Questo segnale, dopo il passaggio

hanno un comportamento diverso: pari: sin2  π(f − 2kfck) T 2  = sin2  πfT 2 − kπ  = sin2  πfT 2  dispari: sin2  π(f − (2k + 1)fck) T 2  = sin2  πfT 2 − kπ − π 2  = cos2  πfT 2 

Andando poi a sommare una replica pari con una dispari si ottiene un contri-buto pari a 4SBBsin2+4SBBcos2 = 4SBB il quale risulta indipendente dalla

frequenza. Considerando il contributo di tutte le repliche nel dominio tempo discreto [−fck/2; fck/2]ed il fatto che solo repliche per k < B/fck danno

con-tributo in tale intervallo, si ha una densità spettrale di potenza nale pari a [1]:

Svn−ef f ≈ 4

B fck

SBB (2.7)

2.3 Non idealità degli interruttori

Gli interruttori utilizzati nei circuiti switched capacitors sono generalmente realizzati attraverso l'utilizzo di switch MOS. In questi switch il segnale di controllo viene applicato sul gate ed il segnale utile passa fra drain e source, in entrambe le direzioni. Per quanto riguarda la trasmissione del segnale la maggiore non idealità, è la presenza di una resistenza serie che si ha nel momento in cui al gate arriva il segnale che ne comanda la "chiusura". Invece, parlando dei fattori che inuenzano l'oset, questi sono [8]:

• clock feedthrough • iniezione di carica • correnti di perdita

Per lo studio di questi fenomeni viene utilizzato il circuito in Fig.2.2.

2.3.1 Clock feedthrough

Questo fenomeno è dovuto alle capacità di sovrapposizione fra gate ed i due pozzetti di drain e source. Quando il gate viene stimolato con un segnale di comando, queste capacità generano uno spostamento di carica sia verso CS

Figura 2.2: Circuito per l'analisi degli interruttori

L'errore ∆V che si ritrova ai capi della capacità di hold Ch dovuto a questo

fenomeno è:

∆V = α Cov Cov+ Ch

Vswing

dove Vswing è la variazione di tensione sul gate ed α è un fattore di

attenua-zione minore di uno, il quale tiene conto che parte della carica CovVswing non

nisce su Ch ma scorre verso massa.

2.3.2 Iniezione di carica

Questo eetto è dovuto alla carica che si viene ad accumulare nel canale quando il MOS è acceso. Nel momento dello spegnimento questa carica viene espulsa dal canale e nisce in parte sul drain e in parte sul source, accumulandosi sulle capacità e quindi generando una dierenza di potenziale. Detta qj la carica fuoriuscita dal transistor verso Ch, questa produrrà una

caduta di tensione in uscita pari a:

∆V = qj Ch

2.3.3 Correnti di perdita

Per applicazioni particolari che richiedono condizioni operative ad alta tem-peratura e/o aventi periodi di hold Th molto elevati, si deve tenere in

con-siderazione la corrente di perdita Ileak dovuta alla giunzione drain-bulk

po-larizzata in inversa. Questa corrente può introdurre un ulteriore termine di errore andando a scaricare il condensatore Ch. Un altro contributo alla

alla corrente che uisce nel canale anche quando sono spenti (Iof f),

Quest'ul-timo eetto è più grave a basse tensioni di alimentazione dov'è impossibile applicare tensioni VGS negative ampie per spegnere bene il canale.

In totale l'errore dovuto a Ileak è:

∆V = IleakTh Ch

2.3.4 Tecniche di riduzione delle non idealità degli

in-terruttori

Per la riduzione delle problematiche appena viste vi sono due tecniche prin-cipali: l'uso di pass-gate e di dummy transistor. Da notare come nessuna delle due tecniche permetta una completa cancellazione di queste non idea-lità a causa della dicile modellizzazione di quest'ultime. Basti pensare che la quantità di carica in uscita verso uno dei due lati dipende dal valore del-le capacità viste CS e Ch, che sono di dicile predizione durante la fase di

progettazione (in quanto su uno o entrambi i lati il contributo delle capacità parassite può non essere trascurabile).

Le pass-gate (Fig.2.3) sono utilizzate come rimpiazzo dei singoli transistor di passo. Queste permettono, sia di consentire un passaggio anche ai segnali con valori molto vicini alle alimentazioni, sia di avere una resistenza serie di valore più piccolo e meno dipendente dalla tensione applicata ai capi. Altro punto di forza è la parziale compensazione dell'iniezione di carica poiché, essendo presenti un pMOS ed un nMOS pilotati in controfase, tendono a compensare la carica verso le capacità. Questo perché, durante la fase di spegnimento, l'nMOS rilascia cariche ed il pMOS ne richiede.

Figura 2.3: Realizzazione di pass-gate

La seconda tecnica, come si vede in Fig.2.4, consiste nell'utilizzo di dummy transistor posti alla destra ed alla sinistra del transistor principale.

Figura 2.4: Implementazione di dummy transistor

Come si vede i dummy transistor ricevono un segnale di clock che risulta essere il negato di quello principale per far sì che la loro iniezione di carica sia opposta rispetto al transistor già presente. Notare che i loro terminali sono chiusi in corto circuito per impedire a loro stessi di avere una vera e propria funzione da interruttore. Essendo a conoscenza di quest'ultima caratteristica è facile capire perché, per ottenere una buona compensazione delle cariche, vi è bisogno che la loro larghezza (width) sia la metà di quella dello switch principale.

2.4 Classico Integratore Switched Capacitors

La Fig.2.5 mostra la congurazione più classica di un integratore switched capacitors denominato anche "parasitic insensitive", in quanto la funzione di trasferimento è indipendente dalle capacità parassite (almeno nel caso ideale di amplicatore operazionale con guadagno innito).

In totale sono presenti due fasi ed accanto ad ogni interruttore è indicata quella nel quale esso è chiuso. Nel passaggio fra una fase all'altra si ha la modica della topologia mostrata in Fig.2.6.

Figura 2.6: Congurazioni in fase 1 (a) e fase 2 (b)

Fase 1

In questa fase l'ingresso Vinè collegato alla capacità C2 ed il resto del circuito

si occupa del mantenimento di Vout. Le tensioni sui condensatori sono:

V_C1(1) = −V_out(1)

V_C2(1) = −V_in(1) Fase 2

Nella fase 2 troviamo l'ingresso non collegato al circuito e le nuove tensioni sui condensatori sono:

V_C1(2) = −V_out(2) = V_C1(1)+∆Q2 C1 V_C2(2) = 0 con ∆Q2: ∆Q2 = C2(V (2) C2 − V (1) C2) = −C2V (1) in

che permette di riscrivere V(2) out:

V_out(2) = V_out(1)+C2 C1

V_in(1) (2.8) Adesso, ipotizzando la solita durata temporale per le due fasi in un periodo di clock T, è possibile riscrivere la Vout come:

Vout(nT ) = Vout  nT − T 2  + C2 C1 Vin  nT − T 2 

Ipotizzando poi che per Voute Vin vi sia un campionamento all'istante nT −T

ed un successivo mantenimento no a nT − T/2, la precedente formula può essere vista come la funzione di trasferimento di un integratore tempo discreto e quindi riscritta come:

Vout(n) = Vout(n − 1) + C2 C1 Vin(n − 1) e passando al dominio z: Vout(z) = z−1Vout(z) + z−1 C2 C1 Vin(z) (2.9)

la quale, attraverso semplici passaggi, diventa: Vout(z) = Vin(z)

C2

C1

1

z − 1 (2.10) e quindi si può arrivare proprio alla funzione di trasferimento di un integra-tore: Vout(z) Vin(z) = H(z) = C2 C1 1 z − 1 (2.11) Un'osservazione che può essere fatta adesso e che sarà poi utile nell'im-plementazione di coecienti positivi e negativi all'interno del ∆Σ è che, uno scambio delle fasi, porti all'inversione del segno della 2.11.

2.4.1 Rumore e CDS nell'integratore

Per la valutazione degli eetti dovuti all'oset ed al rumore dell'amplicatore si utilizza la schematizzazione di Fig.2.7. Per tenere conto di entrambi i termini si utilizza il generatore di tensione Vn.

Fase 1

Rispetto al caso precedente (senza rumore) le tensioni sulle capacità variano nel seguente modo in fase 1:

V_C1(1) = −V_out(1)+ V_n(1)

V_C2(1) = −V_in(1) Fase 2

Nella fase 2 invece abbiamo:

V_C1(2) = −V_out(2)+ V_n(2) = V_C1(1)+∆Q2 C1