Analisi in frequenza

Attraverso una simulazione scritta usando il modulo scientico Scipy di Py- ton è possibile estrarre la funzione di trasferimento dell'integratore [11]. La simulazione utilizzata permette il calcolo della risposta all'impulso del siste- ma con la quale, attraverso la FFT (Fast Fourier Transform), è possibile estrarre la risposta in frequenza tempo-discreta. L'unica non idealità tenuta di conto nella simulazione è il guadagno nito, imposto a 28 (29 dB) ovvero un valore molto vicino a quello poi realizzato dall'integratore utilizzato per il ∆Σ. I parametri da poter variare sono 3 rapporti di capacità: CS/CF,

CT/CS e CH/CS. Il primo di questi rapporti, come posiamo vedere dalla

2.17 (quindi senza considerare il guadagno nito), si occupa del fattore mol- tiplicativo della funzione di trasferimento e permette di decidere la frequenza f0 alla quale il guadagno è 0 dB che risulta essere pari a:

f0 = 1 πT arcsin  CS 2CF  ≈ 1 2πT CS CF (2.24)

Gli altri due rapporti di capacità, invece, hanno importanza solo nel caso in cui venga considerato il guadagno nito dell'amplicatore.

La Fig.2.11 mostra i risultati di queste simulazioni al variare di CS/CF e

mantenendo A1 = A2 = 28 e CT/CS = CH/CS = 1.

Figura 2.11: Simulazioni tempo-discrete del modulo (sopra) e della fase (sotto) al variare del rapporto CS/CF. Con A1 = A2= 28e CT/CS = CH/CS = 1

Dal modulo della funzione di trasferimento si vede come, in continua, il valore assunto è praticamente quello ideale ricavato dalla 2.21.

Rispetto all'andamento descrivibile dalla 2.17, considerando il guadagno - nito, si hanno delle variazioni per quanto riguarda la f0 e l'andamento della

fase. Nella Tabella 2.1 è riportato l'errore sulla f0 e l'errore di fase a f0 al

variare di CS/CF.

CS/CF 1/16 1/8 1/4 1/2 1

Errore su f0 (%) −3.8 −4.1 −4.6 −6.4 −11

Errore di fase a f0 −0.24◦ −0.48◦ −0.94◦ −1.74◦ −2.78◦

Capitolo 3

Progetto ∆Σ single-ended del I

◦

ordine

3.1 Integratore

Lo schema dell'integratore utilizzato è riportato in Fig.3.1 e rappresenta il solito sistema di Fig.2.8 con, al posto degli amplicatori standard, gli am- plicatori inverter-like. La tensione di riferimento (rappresentata dalla bara orizzontale) è posta alla tensione Vinv degli inverter ed è generata a partire

da un ulteriore inverter chiuso su se stesso (ovvero con Vin = Vout).

Figura 3.1: Schema dell'integratore utilizzato

Tutti gli interruttori sono stati realizzati con le dimensioni minime allo scopo di massimizzare la frequenza massima di lavoro e minimizzare l'eetto

della charge injection. Sono stati inoltre utilizzati dei dummy transistor posti, per ridurne il numero, unicamente dal lato dell'interruttore dove il fenomeno della charge injection è più critico.

Le capacità utilizzate sono di tipo MOM (Metal Oxide Metal) con valori CS = 125 fF, CT = CH = 500 fF e CF = 4CS = 500 fF. Considerando che il

valore delle capacità inuisce direttamente sulle performance del sistema, le motivazioni di questi dimensionamenti sono spiegate nel paragrafo 3.7.

3.1.1 Inverter

Il dimensionamento dell'amplicatore inverter-like è stato suddiviso in vari passaggi. Inizialmente, a causa della dierente mobilità delle lacune rispetto a quella degli elettroni, è stata imposta una molteplicità uguale a 4 per i pMOS. Il passo successivo è stato imporre Ln= Lp = Le Wn/Ln= Wp/Lp =

W/L per garantire la tensione Vinv il più possibile coincidente con VDD/2 e

quindi raggiungere la massima dinamica permessa.

Nelle Figg.3.2, 3.3 e 3.4 sono mostrati alcuni comportamenti, al variare della frequenza, grazie ai quali è stato possibile scegliere il miglior dimensio- namento dei MOS. Per estrapolare questi graci è stato simulato l'inverter chiuso in cortocircuito su se stesso (Vin = Vout) per garantire una polarizza-

zione in DC con Vin = Vout = Vinv. Il segnale in AC, invece, è stato fornito

in ingresso e disaccoppiato dalla polarizzazione in DC tramite una capacità posta in serie al generatore AC.

Nel primo graco si vede come, variando W (con L ssa) ed escludendo il caso con W minima, si ha un valore praticamente invariante del guadagno in continua A0 mentre, con l'aumentare del rapporto W/L, aumentano sia la

frequenza di polo fp che il PGB (Prodotto Guadagno Banda, o GBW, Gain

BandWidth Product).

Nel secondo graco invece si ha, come previsto, un aumento del guadagno A0 con l'aumento di L (no ad un valore limite) ed il massimo della fp coin-

cidente con il minimo valore di L.

Nel terzo graco è mostrata la dipendenza della funzione di trasferimento dalla VDD e permette di vedere l'aumento proporzionale del PGB rispetto

alla tensione di alimentazione. Altra informazione che si può estrapolare è l'andamento non lineare di A0, che ha un massimo con la tensione di alimen-

tazione pari alla somma delle tensioni di soglia dei MOS.

Analizzando i vari graci si è deciso di dimensionare L = 180 nm e W/L = 70 (e quindi W = 12.6 µm). Questo porta, per una tensione di alimentazione di 0.3 V, ad un A0 ≈ 21.8 (26.8 dB), fp ≈ 2.33 kHz ed un P GB ≈ 50.1 kHz

mentre, per un'alimentazione di 0.5 V, si ha A0 ≈ 27.4 (28.8 dB), fp ≈ 31.6

Figura 3.2: |H(f)| al variare del parametro W/L con VDD = 0.3 V e L = 180 nm

Figura 3.4: |H(f)| al variare del parametro VDD con L = 180 nm e W/L = 70

3.2 Comparatore

Il comparatore proposto in questo lavoro è visibile in Fig.3.5 e, come tutto il resto del circuito, anche questo blocco ha il funzionamento diviso in due fasi. I segnali di clock presenti all'interno dello schema sono quattro poiché Φ1 e

Φ2 rappresentano le due fasi di lavoro mentre Φ1N e Φ2N sono i loro negati.

La necessità di utilizzare anche il segnale negato risiede nel fatto di dover pilotare nella maniera corretta sia transistor pMOS che nMOS in entrambe le fasi.

Questo comparatore è formato, oltre che da una pass-gate, da due sotto- circuiti principali. Il primo è l'amplicatore posto in ingresso composto da M1

e M2 che ha il compito di ridurre l'isteresi mentre, il secondo, è un bistabile

(composto da M3, M4, M5 e M6) con il compito di decidere il valore di Vout.

Nella prima fase il segnale entra attraverso la pass-gate, viene amplicato e portato agli ingressi del bistabile che è momentaneamente spento (grazie agli switch S2P e S2N). Nel passaggio fra fase 1 e 2 viene acceso il bistabile

che, grazie alla sua reazione positiva, sbilancia le sue uscite portandone una a livello logico alto ed una a quello basso. L'uscita che si porta a livello logico alto è funzione dello sbilanciamento iniziale, determinato dal valore

Figura 3.5: Schematico del comparatore utilizzato

del segnale di ingresso. Con un'attenta scelta è possibile individuare quale delle due uscite sia quella rappresentante il segnale Vin e non il suo negato.

Per quanto riguarda la pass-gate è stata posta in ingresso con lo scopo di andare a disaccoppiare l'integratore (stadio precedente) dal comparatore in quanto, una variazione dell'uscita dell'integratore, potrebbe creare distur- bi ad Vout e viceversa. Gli switch S1P, S1N, S2P e S2N, invece, sono stati

inseriti per andare a spegnere, in una data fase, la parte del circuito non intenta a compiere operazioni con lo scopo di ridurre il consumo complessivo di potenza.

Tutti e tre gli inverter nel comparatore sono dimensionati esattamente come quelli che, all'interno dell'integratore, hanno il compito di processare il segnale. Questa scelta è eettuata con lo scopo di andare a mantenere, per tutti i blocchi, pressoché identica la tensione Vinv.

3.3 DAC

In Fig.3.6 è mostrata l'implementazione del DAC. Considerando che l'ADC utilizzato è a singolo bit, il DAC ha il solo compito di decidere se generare VDD o gnd e quindi, in teoria, potrebbe essere sostituito con un semplice lo.

Come si può vedere, infatti, la sua struttura è quella di una cascata di due inverter che quindi generano una funzione del tipo OUT = IN.

Figura 3.6: Schema del DAC utilizzato

L'utilizzo di due inverter è stato adottato in quanto permette di rendere il segnale di feedback dell'intero sistema più robusto a fronte di eventuali disturbi sfruttando la loro funzione rigenerativa. Per permettere un'elevata capacità di pilotaggio è stato scelto un rapporto W/L pari a 30 e la L minima. Questo schema circuitale può essere sfruttato anche se, in casi diversi dal nostro, si preveda di utilizzare una tensione dii riferimento diversa da VDD

per l'ADC (e quindi per il DAC). Per fare ciò basta alimentare i due inverter con la nuova tensione di riferimento invece che con VDD.

3.4 Clock Boosting

In Fig.3.7 è mostrato lo schema del generatore del clock boosting in grado di avere un comportamento simile ad una charge pump positiva e negativa, ovvero mirato ad estendere le tensioni di pilotaggio negativa e positiva degli interruttori rispettivamente oltre gnd e VDD, riducendo la resistenza serie

degli interruttori stessi. Gli interruttori S1 e S2 sono chiusi, rispettivamente,

in fase 1 (CLK = 0) ed in fase 2 (CLK = 1).

Figura 3.7: Schema del clock boosting utilizzato

In generale, quando il segnale di clock è a livello logico basso (prima fase), il condensatore CU P è caricato a VDD mentre, in maniera analoga, durante

l'altra fase sarà il condensatore CDOW N ad essere caricato a −VDD. Questo

porta ad aver la quantità VDD una volta sommata ed una volta sottratta al

segnale di clock. Il risultato totale è che il livello alto del segnale di clock CLKBOOSTED diventa 2VDD mentre quello basso −VDD. Tutto questo, unito

alla caratteristica esponenziale della subthreshold region, porta ad un alla forte diminuzione della Ron sia degli nMOS che dei pMOS pilotati da questo

segnale e, allo stesso tempo, riduce le perdite quando il transistor è spento. Considerato il fatto che l'intero convertitore ∆Σ necessita di due fasi e che ogni pass-gate ha bisogno due segnali per ogni fase, in totale vi è bisogno di quattro circuiti di clock boosting.

Dallo schema di Fig.3.7 però sorge un problema, ovvero che i due interrut- tori S1 e S2 non possono essere realizzati con semplici pass transistor. Questo

poiché, analizzando il ramo alto, al posto di S1 dovrebbe essere presente un

pMOS comandato con CLK che doverebbe smettere di condurre con CLK = 0 ma, a causa delle tensioni presenti, non è possibile che accada. Analizzan- do il circuito, infatti, quando CLK = 0 abbiamo VU P = VDD e quindi, per il

transistor pMOS:

VGS = VG− VS = CLK − VU P = 0 − VDD = −VDD

e con questo valore di VGS è impossibile spegnere il transistor. É poi possibile

dimostrare, con conti analoghi, che il solito problema si ritrova nel ramo inferiore durante l'altra fase. La soluzione quindi implementata è mostrata in Fig.3.8.

In questa soluzione, prendendo in considerazione S1 abbiamo, con CLK

= 0, una VGS che ne garantisce la chiusura mentre, con CLK = 1, il pMOS

risulta avere un cortocircuito fra gate e source e quindi una VGSpari a zero che

ne assicura lo spegnimento (e quindi l'apertura dell'interruttore). L'utilizzo di CLK (ovvero di dover partire dal segnale di clock negato) è obbligatorio in quanto bisogna garantire l'avvenuto cambio di stato di S1 e S2 quando VM ID

inizia la commutazione.

I transistor utilizzati nel circuito sono stati tutti dimensionati con W ed L minime tranne quelli di S1 e S2 i quali, per ridurre la Ron e per abbassare

le correnti di leackage sono implementati con W/L = 4 ed L = 500 nm.

3.5 Clock non-overlapping

Per la realizzazione delle due fasi presenti nel sistema viene utilizzato il cir- cuito in Fig3.9. Quest'ultimo permette sia di creare i segnali di clock per le

Figura 3.8: Implementazione del clock boosting utilizzato

due fasi sia di creare i loro negati per riuscire a pilotare contemporaneamente i pMOS e gli nMOS della pass-gate.

Figura 3.9: Realizzazione dei segnali di clock non-overlapping

La richiesta più stringente impone ai segnali di clock che scandiscono le due fasi di essere non-overlapping ovvero che CLK1 e CLK2 (e fra di loro anche i negati) non assumano mai nel solito istante lo stesso valore logico attivo (on). Si noti che per le fasi aermate (CK1,CK2) il valore attivo è "1", mentre per le fasi negate è "0". Una violazione di questa temporizzazione può portare ad una chiusura contemporanea di due pass-gate rappresentanti

due fasi distinte e creare un percorso per il segnale non previsto in fase di progettazione. In Fig.3.10 è mostrata la temporizzazione del circuito in Fig.3.9 ed è possibile prendere visione di come i segnali siano eettivamente non-overlapping.

Figura 3.10: Temporizzazione dei segnali di clock non-overlapping

Poiché questo blocco ha un carico capacitivo ridotto su ciascuna linea di uscita, sono stati dimensionati tutti i transistor (sia delle NOT che delle NAND) con le dimensioni minime.

3.6 CIC

In questo lavoro il CIC non è stato implementato in Verilog e simulato attra- verso Spectre ma, bensì, è stata estratta la bitstream in uscita dal modulatore e poi elaborata attraverso un programma scritto su MATLAB. Questa scelta è stata eettuata in quanto permette simulazioni di durata temporale minore e di minor occupazione di spazio sul disco.

La funzione utilizzata per implementare questa tipologia di ltro è "fdesi- gn.decimator()" la quale, per realizzare il ltraggio scelto, necessita di alcuni parametri quali:

fdesign.decimator(128, 'CIC', D, 'Fp,Ast', Fpass, Astop) con il seguente signicato:

• 128: è il valore dell'OSR utilizzato;

• 'CIC': rappresenta la tipologia di ltro da implementare. Altre scelte permesse da questo tipo di funzione possono essere lowpass, Nyquist, etc.;

• D: variabile con il compito di indicare alla funzione il valore del ri- tardo dierenziale del ltro. Nella nostra applicazione il suo valore è impostato uguale a 1;

• 'Fp,Ast': indica che i prossimi valori forniti saranno, in ordine, la frequenza di taglio e l'attenuazione nella stopband (in dB);

• Fpass: variabile rappresentante la frequenza di taglio del ltro e settata al valore 0.1 (percentuale rispetto alla frequenza di taglio del ltro); • Astop: variabile rappresentante l'attenuazione nella stopband del l-

tro e settata a 60 dB.

3.7 Performance

Per la stima delle performance sono state fatte varie simulazioni ponendo in ingresso una sinusoide ed analizzando la bitstream d'uscita attraverso lo strumento Spectrum di Spectre, il tutto con un'alimentazione di 0.5 V. Data la scelta di un clock alla frequenza di 20 kHz ed un OSR pari a 128, la banda del ltro simulato dallo strumento Spectrum è impostata a fM AX =

fclk/(2 · OSR) = 78.125 Hz. Per permettere al segnale posto in ingresso di

passare inalterato dal ltro la sua frequenza è stata scelta pari a fin = fclk/(4·

OSR) = 39.0625 Hz. Questa particolare scelta è stata eettuata anche in ottica di un ltraggio successivo attraverso Matlab in quanto, una frequenza sottomultipla rispetto fclk/OSR, permette di vedere in uscita una forma

d'onda molto simile ad una sinusoide. Con frequenze diverse, anche se sempre all'interno della banda del ltro, si ottiene in uscita, a causa dell'operazione di decimazione del CIC, un eetto simile ad una modulazione che non permette di comprendere, semplicemente guardando l'uscita, se il ltraggio è andato a buon ne. L'ampiezza della sinusoide, invece, è stata variata tra valori compresi fra VDD/2 e VDD/1.5 per cercare il valore massimo per il SINAD

(e quindi anche per l'ENOB). Questo poiché il SINAD, per basse ampiezze poste in ingresso, ha un andamento proporzionale ad esse ma ad un certo valore questa relazione si interrompe. Sperimentalmente si è visto avere un massimo proprio per ampiezze comprese fra VDD/2 e VDD/1.5.

La prima scelta progettuale è l'utilizzo di un rapporto CS/CT < 1 con lo

scopo di evitare, nel caso di grosse dierenze fra le tensioni di ingresso, una saturazione del primo stadio dell'integratore. Per ottenere ciò è stata scelta CT = 500 fF per rendere il tutto compatto ma ancora in grado di garantire,

per la CS, un valore non molto inferiore al centinaio di fF evitando, quindi,

scopo di mantenere una buona simmetria fra fase 1 e fase 2 è stato deciso di mettere CH = CT = 500 fF.

Per quanto riguarda CS/CF lo si è scelto pari ad 1/4 con l'obbiettivo di

non generare un grosso errore sul valore di f0 (Tabella 2.1) ed, al contempo,

di garantire un posizionamento corretto per la f0 (Fig.2.11) che permetta il

passaggio del segnale utile. Altro motivo per non cercare di utilizzare valori di CS/CF troppo bassi è la riduzione del fattore moltiplicativo della funzione

di trasferimento H(z) la quale, essendo inversamente proporzionale all'NTF, ne peggiorerebbe le prestazioni.

Inne, per la scelta dei valori di CS e CF, sono state eettuate simulazioni

per CS = 125 fF e CS = 250 fF (quindi, rispettivamente, CF = 500 fF e

CT = 1 pF) che hanno portato alla scelta del primo valore con:

SIN AD = 52.36 dB =⇒ ENOB = 8.41 bit

3.8 Layout

I due principali obbiettivi che si è cercato di raggiungere durante la fase di layout sono la minimizzazione dell'area totale e la massima riduzione pos- sibile degli accoppiamenti capacitivi. Il layout nale del convertitore ∆Σ è mostrato in Fig.3.11.

Per quanto riguarda l'area totale del sistema c'è un limite inferiore dato dal- la dimensione dalle capacità (zone rosse all'interno dei rettangoli arancioni nella Fig.3.11) e dalla loro distanza minima che deve essere mantenuta allo scopo di evitare accoppiamenti parassiti. Il risultato nale ha una dimensio- ne orizzontale di 160 µm ed una verticale di 170 µm che portano ad avere un'area totale di 0.0272 mm2_.

Andando invece a analizzare gli accoppiamenti capacitivi, questi sono stati ridotti attraverso l'aggiunta di una schermatura in Metal4 (zona delimitata dai rettangoli arancioni nella Fig.3.11) posta a massa e inserita fra le capacità (Metal5 e Metal6) e la circuiteria sottostante.

Capitolo 4

Progetto ∆Σ ULV

fully-dierential

4.1 Sistemi fully-dierential

Al contrario dei circuiti single-ended, in un circuito fully-dierential, il segna- le utile è rappresentato dalla dierenza fra le tensioni di due nodi e non più fra un nodo e massa. Un segnale di massa è comunque necessario all'interno del circuito con lo scopo di richiudere le correnti fornite dall'alimentazio- ne. Chiamati V1 e V2 le tensioni dei due nodi, è possibile denire la loro

componente a modo comune come: Vcm =

V1 + V2

2 e quella a modo dierenziale:

Vd= V2− V1

Un'architettura di tipo fully-dierential ore una serie di vantaggi che sono [12]:

• Eccellente immunità ai disturbi: in un circuito elettronico sono presenti una serie di disturbi che possono essere considerati a modo comune, ovvero il loro eetto agisce in maniera identica nei due no- di dov'è presente il segnale dierenziale d'interesse. Questi disturbi possono essere dovuti alla non uniformità del potenziale lungo le pi- ste dell'alimentazione (dovute alle resistenze parassite di quest'ultime) oppure ad accoppiamenti capacitivi generati da piste collocate troppo vicine fra di loro. Altra interferenza di questo tipo può derivare dal

rumore di substrato, ovvero una variazione del potenziale all'interno del substrato che può portare ad una variazione delle tensioni di soglia e quindi una uttuazione delle correnti. Solitamente questo disturbo deriva da segnali digitali di clock che si accoppiano con il substrato e arrivano, ltrati passa alto, ai transistor che condividono lo stesso sub- strato. Chiamando Vcm,noiseil contributo di rumore a modo comune che

si andrà a sommare sia a V1 che a V2 è facilmente dimostrabile come

una lettura dierenziale permetta di eliminare questa interferenza: Vd = (V2 + Vcm,noise) − (V1+ Vcm,noise) = V2− V1

• Maggiore range di uscita: deniamo VM AX la massima tensione

positiva che può essere misurata su di un nodo e VM IN il corrispettivo

negativo. In un sistema single-ended il range di tensioni che può assu- mere il potenziale su di un nodo è VM AX − VM IN, mentre nel caso di

sistema fully-dierential, è facile giungere alla conclusione che il mas- simo range sia 2(VM AX − VM IN). Considerando poi il caso di singola

tensione di alimentazione, un segnale dierenziale consente un range pari a circa 2VDD ovvero il doppio rispetto al caso fully-dierential.

• Incremento di linearità: in Fig.4.1 è mostrata una possibile ca- ratteristica ingrersso-uscita di un sistema fully-dierential (verde) con sovrapposti i due segnali unipolari (azzurro e rosso). Con semplici pas- saggi algebrici è dimostrabile l'esistenza di una simmetria dispari infat- ti, invertendo il segnale di ingresso Vid, l'uscita cambia segno (ovvero

Vout(−Vid) = −Vout(Vid)). Questa simmetria implica che l'espansione di

Taylor del segnale fully-dierential include unicamente i termini dispa- ri (al contrario del segnale unipolare) e quindi presenta una maggiore linearità.

Nel documento Progetto di modulatori Delta-Sigma Fully-Differential Ultra Low-Voltage (pagine 58-73)