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ESCRIZIONE DELL
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ARDWARE
In questo capitolo si presenta la sola parte hardware della scheda, che è stata progettata con l’ausilio tecnico fornito dalla Microcomm [14]. L’obiettivo è quello di avere un hardware flessibile, capace di gestire qualunque sistema di comunicazione, semplicemente implementando un algoritmo ad hoc. In sintesi l’hardware è capace di digitalizzare i segnali analogici, effettuare elaborazione numerica sui campioni e quindi interpolare quest’ultimi.
4.1
Descrizione dell’ hardware
La scheda progettata è in grado di gestire campioni da 24 bit, per entrambi i canali, alla frequenza di 192 KHz. Il rate informativo digitale interno viene gestito con il protocollo I2S. La frequenza di trasmissione è pari 12.88 MHz, in quanto si assume trame da 32 bit per il canale destro e sinistro. Infatti l’ADC e il DAC inviano 24 bit informativi seguite da zeri per generare appunto trame da 32 bit in formato I2S, leggibili per il DSP.
In termini applicativi, con tale scheda è possibile generare un segnale in trasmissione a radiofrequenza intorno a 100 KHz, senza notevoli perdite di SNR, mentre in ricezione si può andare ben oltre grazie alla tecnica di downsampling, purché la banda del segnale da demodulare sia sufficientemente minore della frequenza di campionamento.
E’ quindi possibile suddividere il funzionamento della scheda PCB in quattro macro blocchi per spiegarne il funzionamento. Il primo blocco di trasformazione da analogico a digitale (filtro di ingresso e a seguire ADC), il secondo di elaborazione che contiene il DSP, il terzo di trasformazione da digitale a analogico (DAC e filtro di uscita) e infine l’ultimo contenente l’alimentazione e il clock.
Si allega in questo capitolo lo schema elettrico principale e il disegno del PCB. Il software che è stato usato per il disegno del PCB, è ‘Altium Designer’, che viene spesso richiesto dall’industria.
4.2
Blocco analogico/digitale
Il primo blocco della scheda ha il compito di prelevare un segnale analogico dal connettore coassiale BNC di ingresso e quindi digitalizzarlo nel migliore dei modi possibili.
La prima fase è quella di prelevare il segnale analogico e amplificarlo a basso rumore. Si fa perciò uso di un amplificatore LNA a bassa cifra di rumore nel rispetto della formula di Friis. Inoltre questo stadio di acquisizione effettua il passaggio da single-ended a differenziale (che assicura l’integrità del segnale in caso di accoppiamento di disturbi di modo comune alla linea di ingresso) sia per il canale audio destro che sinistro.
Allo scopo, si usa un TL072 (questo chip, alimentato in rail-to-rail, integra due amplificatori operazionali JFET a basso rumore) e un TL071 (questo chip ha un solo amplificatore operazionale simile al precedente, ma ha prestazioni leggermente migliori) per il canale destro e quindi per il sinistro. In figura 4-1, lo schema del circuito con uscita differenziale. Il pin VCOM trasmette al chip la tensione di
riferimento, attorno a cui varia il segnale di ingresso.
Figure 4-1
Quindi si campiona il segnale.
Affinché il segnale numerico sia il più ‘fedele’ possibile a quello analogico
si utilizza un modulatore delta-sigma (vedere paragrafo 3.3) e un filtro numerico con decimatore, unitamente ad un filtro opzionale che taglia la continua. Il tutto è contenuto nel chip PCM1804 della TI. Il segnale digitale di uscita, nel formato I2S, è
Il modulatore delta-sigma, visto nel terzo paragrafo, è seguito appunto da un filtro decimatore che si pone il compito di filtrare e dunque decimare i campioni. Infatti il filtro esegue una sorta di media a finestra sui valori ricevuti alla frequenza di lavoro del chip dal modulatore, mentre il decimatore scarta i campioni in eccesso in quanto sovrabbondanti e privi di informazione numerica aggiuntiva. In particolare per ciascun canale, si passa dalla frequenza di lavoro del chip pari a 128 ∙ , a una frequenza di uscita pari a 192 KHz ( ). Il filtro ha fase lineare in banda e questo permette di non introdurre ritardo di gruppo. Il comportamento di questo filtro è stato largamente discusso nel terzo capito assieme al modulatore, comunque si ricorda che si pone il compito di filtrare il segnale e innalzare la risoluzione e quindi successivamente decimare.
Vi è infine la possibilità di attivare un filtro passa alto adibito a tagliare un eventuale offset in continua.
In termini di prestazioni, ha un dynamic range di 112 dB. Questo parametro [5] misura il rapporto tra il fondo scala entro cui viene generato per intero il segnale e la minima ampiezza che il chip può distinguere. Questo parametro ovviamente stabilisce anche un limite massimo al rapporto segnale rumore; infatti per questo chip risulta che è a pari a 111 dB.
Per quanto riguarda le non linearità e il rumore, il paramento che si prende in considerazione è il THD+N, che misura il rapporto tra la somma delle armoniche superiori assieme al rumore rispetto la fondamentale. Per questo integrato è pari a -102 dB.
La scheda può essere usata anche per applicazioni di sola ricezione a frequenza maggiore rispetto ai limiti di frequenza della stessa, purché si sfrutti i principi del
downsampling per traslare in basso lo spettro, che si è accennato nel primo capitolo.
4.3
Blocco ambiente digitale
La parte della scheda digitale è composta fondamentalmente da un processore DSP. In particolare si tratta del DSP della Microchip dsPIC33EP512MU810. Il processore ha un core a 16 bit, con un modulo hardware dedicato all’elaborazione dei segnali (DSP Engine) e una program memory pari a 512 KByte.
Inoltre il blocco digitale è composto da vari bus per la comunicazioni del DSP con l’ADC e con il DAC. In particolare si ricorre all’uso del bus di comunicazione I2S per i dati campionati (il modulo adibito a questo protocollo si chiama DCI per gli ambienti Microchip); SPI e I2C per interfacciare la scheda con altri eventuali dispositivi. Questi tre bus di comunicazione possono essere usati o monitorati facilmente dall’esterno per fini didattici. Inoltre vi si trova 5 pin per programmare la scheda con il PICkit3 della Microchip, e altri 20 per leggere i bit associati al campione che viene processato dal DSP. In realtà i 24 bit del campione vengono compressi in 16 bit.
Infine 3 led programmabili, per controllare l’aggancio di fase del clock del DSP ed altre segnalazioni per il debugging.
4.4
Blocco digitale/analogico
Questo blocco ha il compito di riconvertire il segnale da digitale a analogico. Questo è composto dal DAC PCM1753 e da un filtro di uscita per amplificare il segnale analogico. Il DAC integrato della Texas Instruments, è composto fondamentalmente dai seguenti elementi in cascata: un modulo di ingresso per il protocollo di comunicazione I2S, un sovracampionatore con modulatore e filtro interpolatore. Segue per entrambi i canali, un DAC e quindi un amplificatore e filtro di uscita. L’integrato, prima di passare i campioni al DAC, esegue internamente sovracampionamento per migliorare ulteriormente la qualità del segnale (la frequenza di lavoro è pari a 128 ∙ ).
Il chip presenta le seguenti prestazioni: dynamic range pari a 106 dB, SNR pari a 106 dB e THD+N pari 0.002%, che equivale a circa -94 dB. Risulta che il DAC abbia prestazioni leggermente inferiori al ADC, tuttavia è certamente più critica la fase di ricezione rispetto alla trasmissione, in quanto il segnale in ricezione è corrotto dal rumore, mentre quello generato per via numerica è ideale, purché il clock sia sufficientemente preciso.
Al DAC, segue un filtro passa basso con frequenza di taglio a circa 100 KHz, con attenuazione intorno ai -60 dB fuori dalla banda. Perciò, per tagliare ulteriormente le repliche, che si generano a causa del natura digitale del segnale sorgente, vi si pone
del segnale. Il filtro analogico di uscita ha la composizione della cella di sallen-key, soluzione che è stata preferita a quella proposta dal costruttore. L’uscita è invertente e la continua viene tagliata da una capacita elettrolitica (questo capacità ha elevate prestazioni e bassi ingombri).
La coppia di operazionali per il canale destro e quindi il canale sinistro è integrata nel chip TL072. In figura 4-2, si osserva lo schema del filtro.
Figure 4-2
In trasmissione, se si vuole generare un segnale a radiofrequenza, la scheda risulta limitata in frequenza, ma nel rispetto di questo limite, è possibile implementare qualsiasi tipo di applicazione per sistemi di comunicazioni o altro. Altrimenti si può comunque generare un segnale con alta qualità in banda base e quindi portare a radiofrequenza il segnale con un blocco aggiuntivo, che ha frequenza di funzionamento ovviamente maggiore.
4.5
Blocco di alimentazione e clock
Infine si consideri l’ultimo blocco, che serve a distribuire l’alimentazione e il clock ai vari dispositivi integrati sul PCB, in modo opportuno.
Le tensione che la scheda prende dall’esterno sono le seguenti: +12 V, -12 V e +5 V. Le tensioni a +12 V e -12 V alimentano gli amplificatori operazionali TL071 e TL072 dei filtri di ingresso, mentre la sola tensione a +12 V gli operazionali nei filtri di uscita, perché single-rail, e infine la tensione a +5 V l’ ADC e il DAC.
Il DSP e l’ADC (come seconda alimentazione) richiedono una tensione a +3.3 V. Sulla scheda si fa uso di un regolatore di tensione ‘low drop’ di tipo lineare, che prende in ingresso la tensione disponibile a +5 V e fornisce la tensione a +3.3 V. In particolare il chip LM1117 integrato sulla scheda garantisce con una accuratezza del
±1% sulla tensione fornita, che soddisfa largamente le specifiche dei dispositivi
alimentati.
La tensione di alimentazione + 12 V viene monitorata dal chip supervisory ADM706, che in aggiunta, permette di resettare manualmente il processore: infatti semplicemente mettendo a massa la tensione di ingresso, questo invia un segnale di reset al DSP.
Le tensioni +12 V, -12 V, +5 V e +3.3 V sono monitorate da 4 led dedicati, per eventuali malfunzionamenti.
Il clock viene fornito al ADC, DSP e DAC su una linea a circa 24 MHz da un oscillatore, e su un'altra linea a circa 12 MHz ottenuta dividendo per 2 con una porta AND. Infatti sulla scheda sono installati un oscillatore OSC-HS-24.576MHz e in cascata un SN74ALS74A. Quest’ultimo è un banale flip-flop D, che cambia lo stato in uscita, solo quando avviene una transizione in alto del clock di ingresso.
Infatti l’uscita è reazionata all’ingresso e il flip-flop si attiva solo con il clock in salita, che è fornito dall’oscillatore HS (high speed).
Nella figura 4-3, si mostra appunto l’andamento del clock a 24.576 MHz in giallo e l’uscita dal flip-flop a 12.288 MHz.
Figure 4-3
La scelta di prendere il clock da una sorgente esterna è stata dettata dal fatto che il modulo integrato nel DSP non è sufficientemente preciso da soddisfare le nostre richieste anche in termini di jitter di fase.
4.6
Schematic e Layout del PCB
A conclusione del capitolo si mostra i disegni dello schema elettrico della scheda e il layout del PCB che è stato progettato su due layer. La scheda ha la dimensione di circa 7 cm per 8 cm.
Nel dettaglio nella figura 4-4 è stato posto lo schema elettrico dell’intera scheda con l’intenzione di presentare il funzionamento senza scendere eccessivamente nei dettagli.
Come anticipato, si evince che i dati audio siano trasferiti tramite il protocollo I2S, in cui il processore è master. In ambiente Microchip questo tipo di protocollo è integrato nella periferica che si chiama DCI. I fili in questione sono: COFS per sincronizzare i vari dispositivi alla frequenza di 192 KHz; CSDI e CSDO per trasmettere i dati audio rispettivamente dal ADC a processore e dal processore al DAC. Il bit clock, come già detto, viene fornito dall’oscillatore alla frequenza di 12.288 MHz.
Per programmare l’ ADC vi sono 8 pin dedicati, in: FMT0 e FMT1 per impostare il formato dei dati audio (si imposta il protocollo I2S); OSR0, OSR1 e OSR2 per selezionare il fattore di sovracampionamento effettuato internamente al ADC; M/S per decidere se master o slave (nel nostro caso il DSP è master e l’ ADC è slave); BYPAS per tagliare o meno la continua; infine RESET ADC per resettare il dispositivo ADC.
Per la gestione del DAC, invece è possibile usare il protocollo di comunicazione SPI. I pin in questione sono SPI_LE, SPI_D e SPI_CK. In particolare lo SPI_LE è il latch enable per attivare in ascolto un particolare dispositivo (nel nostro caso il DAC). Mentre SPI_D e SPI_CK sono rispettivamente i fili per la trasmissione dati e il clock di sincronizzazione, quest’ultimo può arrivare fino a massimo di 10 Mbit/s.
Il clock viene distribuito con le seguenti linee: CK_SYS e CK_DSP. La prima è a circa 12 MHz e serve a sincronizzare i vari dispositivi alla frequenza di bit clock audio in formato I2S. La seconda è intorno a 24 MHz ed è richiesto dai circuiti integrati per il funzionamento interno.
La linea RESET, utile per resettare il processore anche per via manuale, corrisponde all’uscita dal dispositivo ADM706, che è stato discusso nel paragrafo precedente. Infine vi sono le linee per distribuire l’alimentazione a +12, +5,+3.3 e -12 Volt.
Nella 4-5 figura, si mostra il risultato finale della progettazione del layout PCB su due strati. Si può facilmente individuare a sinistra 2 connettori BNC di ingresso per il canale audio sinistro (in alto) e destro (in basso) e simmetricamente a destra 2 connettori di uscita.
Inoltre in alto al centro si trova un connettore SIP a 20 contatti per leggere i valori digitali del campione audio che viene processato. In realtà sono collegati solo 16 contatti che rappresentano i bit più significativi, in quanto quelli meno significativi hanno bassa informazione perché si confondo facilmente con il rumore.
Infine vi sono altri connettori SIP per il caricare il software sulla scheda, per configurare eventuali altre periferiche (oltre a scopi di studio) con protocolli SPI, I2S o I2C disponibili sul processore. Infine vi sono dei LED di controllo sulle alimentazioni e sull’aggancio di fase del PLL sul microprocessore e per altri scopi programmabili. In figura 4-6 un dettaglio del PCB intorno al processore: il chip è a 100 piedini e ha richiesto un notevole sforzo per disegnare i collegamenti in poco spazio. In particolare è stata posta attenzione a posizionare fisicamente l’oscillatore il più vicino possibile al DSP.
Figura 4-5
