CAPITOLO 2 ARCHITETTURA DELL’INTERFACCIA ELETTRONICA

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CAPITOLO 2

ARCHITETTURA DELL’INTERFACCIA

ELETTRONICA

2.1 Architettura generale

2.2 Preamplificatore

2.3 Convertitore analogico-digitale.

2.4 Generatore delle fasi 2.5 Circuti di polarizzazione e di buffer d’uscita

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Paragrafo 2.1 – Architettura generale

L’architettura dell’interfaccia elettronica è schematizzata in figura 2.1.1. Si nota immediatamente che è un sistema misto analogico-digitale in quando include sia dei blocchi che effettuano le operazioni sulle forme d’onda continue (il preamplificatore) che quelli che elaborano delle sequenze dei bit (generatore delle fasi, alcune parti del blocco ADC_6BIT).

Negli ultimi decenni l’evoluzione della tecnologia dei circuiti integrati ha seguito la legge di Moore che predice il raddoppio della capacità di integrazione ogni 18mesi a parità dei costi di produzione, il che ha portato inevitabilmente alla riduzione della distanza reciproca tra i componenti integrati e tra le loro interconnessioni. La vicinanza dei componenti presenti nello stesso chip si traduce nell’aumento delle interazioni indesiderate tra di loro e questo problema diventa particolarmente critico nei sistemi misti analogico-digitali, come il sistema oggetto della tesi. Tipicamente in tali sistemi le principali limitazioni delle prestazioni sono dovute alla sezione analogica che si interfaccia con la parte digitale. Nella sezione digitale normalmente la commutazione delle varie porte avviene con la velocità particolarmente elevata generando in tal modo i segnali di disturbo, le correnti spurie ed atri fenomeni che possono deteriorare significativamente il funzionamento della parte analogica che è meno immune ai disturbi rispetto alla parte digitale del sistema. Quindi è necessario prevedere un meccanismo che possa limitate il numero di interazioni indesiderate tra la sezione digitale del sistema con la sua sezione analogica. Questo è il motivo che ha portato a separare le alimentazioni e i modi di massa delle sezioni analogica e quella digitale (i pin VDD_DIG, GND_DIG, VDD_ANA, GND_ANA) e di prevedere due circuiti di biasing identicamente progettati ma destinati a polarizzare due sezioni distinte. Nell’ambito della presente tesi per parte digitale si intende il circuito di generazione delle fasi, il codificatore termometrico da 63 livelli a 6 bit, ed i registri necessari per la temporanea memorizzazione dei dati. Inoltre, i latch dei comparatori che generano il codice termometrico del dato campionato (che tipicamente è considerato un blocco analogico) sono attaccati tra l’alimentazione e massa digitali in quando le loro uscite ad ogni fronte di salita e di discesa del clock

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Figura 2.1 Architettura generale.

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possono commutare il che può danneggiare il funzionamento del preamplificatore a valle di essi.

L’ingresso del circuito di interfaccia destinato ad essere convertito è una serie di impulsi riferiti a massa di durata 1.5ns e di ampiezza massima di 10mV; in questa forma il segnale non può essere convertito con una buona qualità in quanto la sua dinamica è molto limitata. Il convertitore flash a 6 bit ADC6BIT prevede 64 livelli quantici, per cui è inaccettabile scegliere la sua dinamica d’ingresso uguale a quella 10mV in quanto ciò porterebbe all’aumento della probabilità di confondere due livelli quantici adiacenti ad ogni step di conversione con il conseguente deterioramento delle prestazioni dinamiche del convertitore. Quindi è necessaria la preelaborazione del segnale di ingresso per ottenere una forma d’onda ottimale per la conversione in una sequenza dei bit. Due pin di controllo ON1 e ON2 regolano il guadagno del preamplificatore per far sì che il livello del segnale alla sua uscita sia più adattato possibile alla dinamica d’ingresso dell’ADC (300mV picco-picco differenziale). L’informazione numerica nella forma delle sequenze di parole da 6 bit (B5 B4 B3 B2 B1 B0) può essere elaborata dai sistemi software in modo del tutto flessibile.

Per rendere possibile il testing del segnale preamplificato sono stati realizzati due PIN esterni OUT_VGA+ e OUT_VGA- destinati ad essere collegati ai PAD della scheda. La capacità esterna è valutata di 2pF e per il suo pilotaggio è previsto il blocco di buffer.

L’interfaccia è corredata dai circuiti di polarizzazione e dal circuito di generazione delle fasi utile per la sua sincronizzazione. Quest’ultimo necessità di un set degli ingressi di controllo (CLK_EXT_EN, CLK_REG) e dei segnali esterni, TRIGGER e CLK_EXT, la cui utilità sarà discussa nel paragrafo 2.5.

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Paragrafo 2.2 – Preamplificatore

2.2.1 Premessa.

Il preamplificatore fa parte della parte analogica del sistema; il suo compito è quello di modificare le caratteristiche del segnale d’ingresso in modo da rendere più facile ed efficace la sua successiva elaborazione. La struttura del preamplificatore è rappresentata in figura 2.2.1, dove si distinguono due blocchi funzionali distinti, S_to_D e VGA. Le specifiche che devono soddisfare questi blocchi, la loro utilità ed il funzionamento sono l’oggetto dei sottoparagrafi successivi.

2.2.2 Conversione del segnale single-ended nel segnale fully-differential.

Il segnale che si presenta all’ingresso del circuito di interfaccia oggetto della presente tesi è una serie degli impulsi riferiti a massa, mentre nella progettazione della parte restante della catena di elaborazione si ricorre alla topologia fully-differential. Tale topologia è tendenzialmente preferita nei moderni sistemi elettronici rispetto alle strutture single-ended in quanto la scelta di elaborare i segnali differenziali anziché i segnali riferiti a massa presenta molteplici vantaggi in termini dell’immunità ai disturbi (i disturbi che si presentano su entrambe le linee di ingresso vengono reiettati come il segnale di modo comune), della dinamica in uscita (quest’ultima raddoppia

Figura 2.2.1 Struttura del preamplificatore.

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differenziale presenta solamente i termini distorsione di ordine dispari che tipicamente sono inferiori a quelli dell’ordine pari). La scelta dell’approccio fully- differential implica la necessità di convertire il segnale single-ended d’ingresso in un segnale differenza. Questa funzione è svolta dal blocco S_to_D riportato in figura 2.2.2.

Cin è la capacità di disaccoppiamento in AC del segnale di ingresso necessaria in quanto la tensione continua nel fototubo a vuoto che si trova a monte del circuito di interfaccia può raggiungere i valori particolarmente elevati, ed essa non deve alterare la polarizzazione del circuito stesso. Le resistenze R1, R2, R3, R4 costituiscono due stringhe resistive tra l’alimentazione e la massa e devono essere sufficientemente grandi in modo da stabilizzare le tensioni dei punti A e B. Si è scelto di porre il modo comune a 400mV (la tensione necessaria nel il buon funzionamento di VGA). A differenza della tensione del punto A, quella del punto B dipende dalla frequenza del segnale d’ingresso e si abbassa a crescere di quest’ultima, perciò nell’analisi di piccolo segnale possiamo porre la tensione del nodo A pari a IN, mentre quella del nodo B è vicina alla massa.

Figura 2.2.2 Blocco S_TO_D.

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Nella parte restante del circuito in figura 2.2.2 si riconosce un amplificatore operazionale fully-differential in configurazione invertente che porta il segnale differenza tra i punti A e B ai livelli necessari per l’adattamento alla dinamica d’ingresso del blocco successivo (VGA).

Il dimensionamento dei componenti del blocco S_TO_D è riportato nella tabella 2.2.1.

Componente Nome Valore Unità di

misura

W = 50 µm

L = 300 nm

Transistor PMOS PM1, PM2

Number of fingers = 1 -

W = 20 µm

L = 300 nm

Transistor NMOS NM1, NM2

W = 540 µm

L = 300 nm

Transistor NMOS PM_BIAS

Resistenza R1, R3 20 KΩ

Resistenza RF1, RF2 4.5 KΩ

Capacità Cin, C1 10 pF

Tabella 2.2.1 Dimensionamento del blocco S_TO_D.

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2.2.3 Blocco VGA.

2.2.3.1 Struttura del blocco e le sue specifiche.

Il VGA (Variable Gain Amplifier - amplificatore a guadagno variabile) è un blocco ampiamente utilizzato nei moderni sistemi elettronici ad alta frequenza; la varietà delle applicazioni di cui fa parte rende difficile la progettazione di un VGA integrato che soddisfi contemporaneamente le esigenze di una buona parte di esse, per cui spesso si ricorre alla progettazione ad hoc di un VGA il linea con le concrete specifiche imposte. Così, in effetti, si è fatto nell’ambito del design del circuito oggetto della presente tesi.

La topologia sulla quale è ricaduta la scelta nella progettazione del VGA è rappresentata in figura 2.2.3.

Una delle specifiche del VGA consta nell’implementare la possibilità di ottenere tre valori di guadagno in continua; questo è possibile grazie alla presenza delle celle MAINCELL, CELL2, CELL3 interconnesse in modo opportuno. In funzione alle tensioni sui morsetti ON1 e ON2 collegati ad un’unità di controllo esterna questi blocchi entrano in funzione in corrispondenza alla tabella 2.2.2 modificando dunque il guadagno di tutta la cella.

Funzionamento dei blocchi ON2 ON1

Guadagno in continua

del VGA MAINCELL CELL2 CELL3

0V 1.2V 0dB ON OFF OFF

0V 1.2V 10dB ON ON OFF

1.2V 1.2V 20dB ON ON ON

1.2V 1.2V Combinazione non ammissibile

Tabella 2.2.2 Guadagno in continua del VGA in funzione alle tensioni ai morsetti ON1, ON2.

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Figura 2.2.3 Blocco VGA.

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La presenza del blocco CMFB è dovuta alla necessità di controllo in retroazione del modo comune in quanto l’elaborazione avviene in modo fully-differential.

Due catene degli inverter sono necessarie per generare i segnali di controllo per assicurare il corretto spegnimento/accensione dei rispettivi blocchi.

Per motivi di stabilità la struttura esaminata richiede la compensazione ad alte frequenze, un problema comune a molti amplificatori operazionali; quest’ultima è realizzata inserendo in serie una capacità ed una resistenza tra i due punti opportuni su ogni linea in cui viaggia il segnale differenziale. Il dimensionamento ed il principio di funzionamento di questo schema di compensazione sarà discusso e giustificato in seguito.

La presenza del ramo PM_BIAS – M_MIRROR è necessaria per fornire una corretta alimentazione ai vari componenti; sul gate del transistor PM_BIAS si genera una tensione che polarizza tutti gli specchi di corrente presenti nei blocchi interni del VGA.

Oltre ad implementare tre valori di guadagno, il VGA deve soddisfare le specifiche stringenti di banda e di rumore imposte dalle parti restanti del sistema.

Per giustificare la limitazione sulla banda ad anello chiuso dell’amplificatore è utile ricordare che la qualità del segnale in uscita del convertitore a 6 bit e quindi di tutta l’interfaccia è valutata nei termini di un insieme di paramenti tra cui SNDR (signal- noise distorsion ratio). Questo parametro caratterizza la distorsione delle armoniche ed è influenzato dalla banda del VGA. Per le migliorare le prestazioni dell’intero sistema di elaborazione nei termini di distorsione è necessario assicurare la banda a - 3dB ad anello chiuso sufficientemente larga per tutti e tre i valori guadagno (alcune centinaia di megahertz).

Il rumore costituisce a tutti gli effetti una limitazione sulle prestazioni del circuito in quando stabilisce il limite inferiore dell’ampiezza del segnale d’ingresso; al di sotto di tale limite il segnale è elaborato con uno significativo deterioramento in quanto confuso con le fluttuazioni imprevedibili ed indesiderate di provenienza interna ai componenti che costituiscono il circuito. Il segnale all’uscita del fototubo consiste in un treno di impulsi di picco massimo 10mV che è un livello relativamente piccolo e alla sua uscita si misura il rumore di 1mV. Questa vincola il parametro IRN (Input

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Refered Noise, il rumore riferito all’ingresso) di essere inferiore di

0

1 f

mV , dove per f0 si intende la banda a -3dB di guadagno.

2.2.3.2 Struttura dei singoli blocchi del VGA, loro dimensionamento.

Per tracciare le guide di massima da seguire nel dimensionamento degli stadi di guadagno è utile individuare le parti del VGA maggiormente responsabili del suo corretto funzionamento. Osserviamo che il blocco MAINCELL (figura 2.2.4) è quello che resta acceso in tutte e tre le modalità di funzionamento (ovvero quando

l’amplificatore guadagna 0dB, 10dB, 20dB in continua); inoltre, il dimensionamento degli altri due blocchi dipende fortemente dai parametri di alcuni suoi componenti.

Per giustificare l’ultima affermazione notiamo che l’effetto primario degli stadi supplementari (CELL2 e CELL3, la loro struttura è identica ed è riportata in figura

Figura 2.2.4 Blocco MAINCELL.

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2.2.4) è quello di aumentare la transconduttanza dello stadio principale, il che si traduce nella proporzionale variazione del guadagno del VGA. Tale effetto è raggiunto grazie all’opportuna interconnessione delle celle tramite i drain dei transistor d’ingresso. Nelle condizioni di funzionamento in cui l’amplificatore guadagna 0dB in continua solamente il blocco MAINCELL è acceso (v. tabella 2.2.2), perciò la

transconduttanza complessiva del VGA coincide con la transconduttanza del ramo d’ingresso della suddetta cella (chiamiamola gm0). Per implementare il guadagno ion continua di 10dB (≈3.16 in scala lineare) basta aumentare la transconduttanza complessiva portandola al valore di circa 3.16*gm0; a tal fine basta dimensionare il blocco CELL2in modo che la trasconduttanza del suo transistor d’ingresso sia pari a

(3.16 – 1)* gm0 = 2.16*gm0. (eq 2.2.1)

Figura 2.2.5 Struttura dei blocchi CELL2 e CELL3

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Analogamente, il dimensionamento della terza cella deriva dalla necessità di avere la transconduttanza complessiva pari a 10*gm0 quando in continua VGA guadagna 20dB (10 in scala lineare), perciò la trasconduttanza della cella CELL3 deve essere pari a 6.84*gm0.

Tenendo conto dell’espressione della transconduttanza di un transistor MOS in regione di saturazione

L I W k

g

_m

= 2 ⋅

_P _D

⋅

, (2.2.2)

misura

W = 40 µm

L = 200 nm

W = 40 µm

L = 300 nm

W = 50 µm

L = 200 nm

W = 200 µm

L = 300 nm

Transistor PMOS PMB1, PMB2

W = 400 µm

L = 300 nm

Resistenza R2+, R2- 1.6 KΩ

Tabella 2.2.3 Dimensionamento del blocco MAINCELL.

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notiamo che aumentando sia la corrente che le dimensioni dei transistor di fattore K, la transconduttanza gm aumenta dello stesso fattore K.

Nelle tabelle 2.2.3-2.2.5 sono riportati i principali parametri progettuali dei componenti delle tre celle di guadagno.

Dai valori riportati nelle tabelle si nota che l’effettivo rapporto tra le dimensioni dei transistor d’ingresso PM1, PM2 dei tre stadi si discosta da quello previsto dell’analisi precedente in quanto i transistor in cui la larghezza del canale è il multiplo di una dimensione base sono di più facile realizzazione soprattutto nelle circostanze che necessitano un buon matching dei componenti; perciò i transistor NM1, NM2 che

misura

W = 80 µm

L = 200 nm

W = 80 µm

L = 300 nm

W = 200 µm

L = 300 nm

W = 10 µm

L = 300 nm

Transistor NMOS

NMON1, NMON2, NMON3

W = 10 µm

L = 300 nm

Transistor PMOS PMON1

Resistenza R1+, R1- 640 Ω

Tabella 2.2.4 Dimensionamento del blocco CELL2

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determinano la corrente dei rami (i cosiddetti transistor di carico) devono essere progettati nel rapporto che compensi questa discrepanza portando la transconduttanza di ogni stadio al valore desiderato. Per lo stesso motivo i valori di tutte le resistenze presenti nel circuito sono multipli interi di un valore base (160Ω), rendendo il VGA più robusto rispetto allo spread tecnologico delle resistenze.

Il vantaggio di mantenere costante il rapporto tra la corrente del drain e le dimensioni del transistor d’ingresso sta nell’avere la stessa banda dell’amplificatore in tutte e tre le modalità di funzionamento.

L’accensione delle celle supplementari è realizzata attraverso le porte di trasmissione che in base alla tensioni di controllo mettono in contatto le celle con il morsetto di

Componente Nome Valore Unità di

misura

W = 300 µm

L = 200 nm

W = 280 µm

L = 300 nm

W = 1.2 mm

L = 300 nm

W = 10 µm

L = 300 nm

Transistor NMOS

NMON1, NMON2, NMON3

W = 10 µm

L = 300 nm

Transistor PMOS PMON1

Resistenza R1+, R1- 160 Ω

Tabella 2.2.5 Dimensionamento del blocco CELL3

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polarizzazione. E’ stato necessario prevedere un meccanismo che escluda le celle spente dall’anello di retroazione di controllo di modo comune purché non influiscano sul funzionamento della parte accesa della cella (per la sua realizzazione si ricorre ancora a due porte di trasmissione).

La figura 2.2.6 e la tabella 2.2.6 riportano, infine, lo schematico ed il dimensionamento dell’unità di controllo di modo comune; la stringa resistiva R3, R4 impone la tensione voluta del modo comune su uno degli ingressi della coppia differenziale; sul secondo ingresso è applicata la media aritmetica delle uscite differenziali; non appena il valore della media si discosta da quello desiderato, la coppia differenziale viene sbilanciata, il che provoca la variazione della tensione sui drain dei transistor NM1 ed NM2; applicando questa tensione sui gate dei transistor di carico dei blocchi di guadagno si effettua un’azione di effetto opposto a quello che ha provocato il discostamento del valore di modo comune in uscita, riportandolo al valore desiderato.

Figura 2.2.6 Blocco CMFB.

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Componente Nome Valore Unità di misura

W = 8 µm

L = 200 nm

W = 8 µm

L = 300 nm

W = 40 µm

L = 300 nm

Transistor NMOS PM_BIAS

Resistenza R1, R2, R3, R4 5 KΩ

Capacità C1 1 pF

Tabella 2.2.6 Dimensionamento del blocco CMFB

I parametri della rete di compensazione ad alta frequenza sono contenuti nella tabella 2.2.2. La loro scelta è stata fatta in vista della necessità di avere una banda larga senza compromettere la stabilità dell’intero sistema. I risultati delle simulazioni dimostrano che si riesce a far combaciare queste esigenze in modo ottimale se il ramo di compensazione viene inserito tra i collegamenti dei drain delle celle e l’uscita, a differenza degli schemi classici di compensazione, dove la tale rete si inserisce direttamente tra l’ingresso e l’uscita.

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Paragrafo 2.3 – Convertitore analogico-digitale.

2.3.1 Premessa.

Il risultato dell’operazione del convertitore è la trasformazione della grandezza analogica al suo ingresso in insieme di segnali numerici. L’ADC (Analog-to-Digital Cоnverter, il convertitore analogico-digitale) restituisce in uscita un codice binario a 6 bit il cui valore numerico associato è proporzionale al valore di tensione all’ingresso. Nello scegliere la sua tipologia si è tenuto conto dei molteplici fattori i principali tra cui i principali:

1) la velocità di conversione espressa nei numero di campioni elaborati al secondo;

2) il tempo di esecuzione (intervallo temporale necessario per l’esecuzione della conversione del campione analogico in ingresso nel corrispettivo codice in uscita).

Per questi motivi la scelta è ricaduta sul convertitore flash a 6 bit i cui tempi di conversione sono ottimi.

Essendo un blocco digitale il convertitore necessita la presenza del segnale di clock e del suo negato, così la conversione avviene in maniera sincrona, oltre al segnale di START che azzera i registi in modo asincrono. La figura 2.3.1 è lo schema a blocchi dell’ADC. I campioni del segnale analogico disponibile all’uscita dei blocchi sono confrontati con un’insieme di valori di tensione di riferimento. Le informazioni sui risultati di questo confronto sono contenuti nel codice termometrico a 63 livelli che viene memorizzato dall’opportuno registro; in questo modo gli ingressi del blocco ENCODER (il codificatore) variano contemporaneamente sul PGT del segnale di clock. Questo aspetto è importante in quanto il codificatore è una rete combinatoria perciò è bene che valuti le tensioni d’ingresso stabili evitando quindi le transizioni indesiderate delle sue uscite. Le tensioni in uscita dell’ENCODER sono nuovamente memorizzate da un registro a 6 bit, costituiscono il codice binario rappresentativo della tensione d’ingresso e diventano disponibili sui morsetti d’uscita al successivo PGT del clock.

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Figura 2.3.1 Blocco ADC6BIT.

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2.3.2 Blocco Sample & Hold.

Il campionamento del segnale di ingresso è effettuato dagli switch complementari ai transistor MOS (figura 2.3.2) che costituiscono a tutti gli effetti un sistema di acquisizione dei dati. Difatti il blocco risultante interroga il segnale analogico al suo ingresso negli istanti di tempo ben determinati e mantiene il valore acquisito di tensione per un periodo di tempo sufficiente per la sua successiva elaborazione, da cui deriva la necessità di anteporre il campionatore al blocco comparatore in modo che durante tutto il tempo di valutazione la tensione a suo ingresso sia sufficientemente stabile.

Il design dei transistor che costituiscono gli switch è determinato da:

1) la risoluzione del comparatore che è dell’ordine di qualche millivolt il che impone la specifica di elevata precisione. La risoluzione del comparatore determina la variazione minima del segnale d’ingresso che provoca la commutazione di almeno una delle sue uscite.

2) la velocità di conversione elevata (1GHz).

3) i vincoli sulla linearità che, come vedremo in seguito, determina la distorsione del convertitore.

Figura 2.3.2 Blocco S&H.

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Il primo punto obbliga a porre una particolare attenzione al problema di charge injection (iniezione della carica) che può portare allo scostamento del valore di tensione in uscita nella fase di tenuta rispetto alla corrispettiva tensione in ingresso.

La causa di questo fenomeno è la carica immagazzinata nel canale dello switch spento durante la fase Hold; questa carica fluisce parzialmente nella capacità di tenuta. Vista la piccola risoluzione del convertitore, una variazione di tensione in quantità di poche unità di millivolt provoca la commutazione del codice finale.

Minimizzare la carica presente nel canale dei MOS spenti riduce significativamente il fenomeno. Questa carica è espressa come

(

VDD ANA V VIN

)

L W

Q_ch = ⋅ ⋅ _ − _TH − , (eq 2.3.1)

Dove VTH è la tensione di soglia dei MOS, W ed L – rispettivamente la larghezza la lunghezza del suo canale. E’ immediato concludere che la scelta di W ed L piccoli contribuisce a ridurre il problema di charge injection.

L’elevata velocità di conversione pone delle richieste del tutto opposte sulle dimensioni dei componenti degli switch. Convertire con la velocità di 1GHz implica la necessità di avere il segnale in uscita del blocco campionatore assestato sul suo valore a regime ben prima di 500ps dopo l’inizio della fase di Hold, perciò la costante di tempo deve essere sufficientemente piccola. L’espressione per la sua valutazione è

) _

)(

( _TH

N

L L

ON VDD ANA VIN V

WL k C C

R ⋅ = − −

τ = , (eq 2.3.2)

dove RON è la resistenza equivalente di un transistor MOS in saturazione, CL è la capacità di carico, kN è la costante di tecnologia, mentre il significato degli altri parametri è stato definito in precedenza.

Infine, l’ultimo aspetto importante da tenere in considerazione nel progettare gli switch, quello della linearità, giustifica l’utilizzo degli switch complementari; nella

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struttura complementare durante la fase di campionamento almeno uno dei due transistor (NMOS o PMOS) conduce persino la tensione al suo ingresso scende al di sotto del valore di soglia VTH (gli switch costituiti dai soli transistor NMOS vanno in saturazione in queste circostanze). La linearità dello stadio migliora se il canale dei PMOS si dimensiona circa 3 volte più largo di quello degli NMOS, questa misura compensa la diversa mobilità di portatori di carica dei due dispositivi e eguaglia la resistenza equivalente dei rami durante tutte le fasi di funzionamento.

Il risultato dei numerosi tentativi di far combaciare queste tre specifiche contraddittorie è riassunto nella tabella 2.3.1.

Componente Nome Valore Unità di misura

W = 2 µm

L = 120 nm

Transistor NMOS NM1, NM2, NM3, NM4

Number of finger = 1 -

W = 6 µm

L = 120 nm

Transistor PMOS PM1, PM2, PM3, PM4

Capacità C1, C2 300 fF

Tabella 2.3.1 Dimensionamento del blocco S&H.

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2.3.3 Comparatore a 63 livelli.

Lo schema con la struttura interna del comparatore (blocco COMPARATORE63) è riportato in figura 2.3.3. In ingresso questo blocco riceve un segnale analogico campionato da quantizzare la cui dinamica è attorno a 300 mV picco-picco differenziale, e deve produrre in uscita il codice termometrico rappresentativo di questa tensione. Il codice termometrico contiene i primi K bit pari a 1 logico, mentre la parte restante della parola del codice è riempita dagli 0 logici, dove K è un intero compreso tra 0 e 63 proporzionale al valore della tensione in ingresso. Il comparatore a 63 livelli si poggia sul comparatore di livello ad un bit, ovvero un circuito capace di distinguere se la tensione differenziale ad uno dei suo ingressi è al di sopra della tensione differenziale al secondo ingresso (corrisponde al livello alto dell’uscita) o viceversa (uscita a livello logico basso). Ogni comparatore ha una tensione differenziale fissa su uno dei suoi ingressi, crescente al crescere del numero ordinario del comparatore e multipla di una tensione minima che il comparatore è in grado di riconoscere (sua risoluzione); il segnale da quantizzare è connesso al secondo ingresso.

Le tensioni fisse di riferimento si generano con un partitore resistivo, rendendo disponibili ai comparatori un insieme di livelli quantici. Con i valori numerici indicati nella tabella 2.3.2, si ottiene il livello quantico superiore di 672.656mV, quello inferiore – di 527.344mV, mentre gli altri livelli sono uniformemente distribuiti tra questi due valori. In tal modo, la distanza tra due livelli adiacenti è di circa 2.344mV (la risoluzione dell’ADC), ed il segnale di ampiezza circa 147mV è elaborato con l’errore di quantizzazione minimo.

Le capacità in serie ad ogni resistenza hanno il compito di disaccoppiare l’alimentazione dal nodo di massa e di rendere le tensioni di riferimento meno suscettibili ai disturbi sulla linea di alimentazione. La frequenza dei disturbi reiettati da questa stringa è data da

F GHz C

f R 1 6.63

10 4 6 14 . 3 2

1 2

1

12 ⎥⎦⎤≅

⎢⎣⎡

⋅ Ω

⋅

= ⋅

⋅

= ⋅ ₋

π , (eq 2.3.3)

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B62 B1 B0

C2B R2B C2A R2A

. . .

GND_ANA

. . .

C64B R64B C64A R64A

C1B R1B C1A R1A

VREF1

C62

VDD_DIG GND_DIG BIAS_DIG VDD_ANA GND_ANA BIAS_ANA CLK NCLK VIN1

VIN2

VREF1 VREF2

C0

VIN2

VREF1 VREF2

C1

VIN2

VREF1 VREF2

. . .

GND_ANA

VREF2

VDD_DIG GND_DIG

BIAS_DIG VDD_ANA

GND_ANA BIAS_ANA

CLK NCLK

. . .

VIN-

VIN- VIN+

VIN+

Figura 2.3.3 Blocco COMPARATORE63.

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Componente Nome Valore Unità di misura Resistenza R1A, R64A,

RBA, R64B, 1.35 KΩ

Resistenza R1A, … , R64A

R1B, … , R64B 6 Ω

Capacità C1A, … , C64A

C1B, … , C64B 4 pF

Tabella 2.3.2 Dimensionamento del blocco COMPARATORE64.

Osserviamo che, a parità di frequenza dei disturbi reiettati, è possibile ottimizzare le dimensioni dei componenti diminuendo il valore delle capacità ed aumentando quella delle resistenze, introducendo un notevole risparmio dell’area del silicio necessaria per intergare il blocco. Questo passo deve essere fatto con molta attenzione in quanto comporta come effetto indesiderato la diminuzione dell’immunità al fenomeno di kickback alla discussione del quale torniamo durante la descrizione del comparatore ad un bit.

Il comparatore ad 1 bit è realizzato mediante due stadi (figura 2.3.4, per il dimensionamento dei singoli componenti si faccia riferimento alla tabella 2.3.3).

L’elemento comparativo-cuore della struttura è costituito da due coppie differenziali opportunamente connesse tra di loro; questa configurazione si sbilancia ogni volta che i segnali differenziali ai suoi ingressi, (VREF1 – VREF2) e (VIN1 – VIN2) sono differenti tra loro. Il ramo corrispondente all’ingresso più alto diventa più conduttivo, portando la tensione all’uscita corrispondente del preamplificatore alla tensione più bassa rispetto a quella di equilibrio (ovvero della condizione che si ha quando gli ingressi sono uguali tra di loro). La seconda parte del comparatore è costituita da due latch connessi in cascata che hanno il compito di portare il segnale preamplificato ai livelli tali da essere riconosciuti come i livelli logici alto e basso dal registro che segue il blocco. Il compito degli invertitori è quello di squadrare la forma d’onda ottenuta. I transistor M5, M6, M7, M8 (cosiddetti transistor dummy) costituiscono un meccanismo utile per affrontare il problema di kickback che introduce un disturbo sulla tensione di riferimento. Questo fenomeno è dovuto all’iniezione della carica sui rami delle stringhe resistive da parte dei quattro transistor d’ingresso (M1, M2, M3,

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transistor dummy ai drain dei transistor d’ingresso delle coppie differenziali e dimensionarli nella stessa maniera permette alla carica di essere immagazzinata nel loro canale anziché essere distribuita sulle stringhe resistive, lasciando quindi inalterata la tensione di riferimento.

Figura 2.3.4 Blocco COMPARATORE1.

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W = 6 µm

L = 350 nm

Transistor NMOS M1, M2, M3, M4, M5, M6, M7, M8

W = 3 µm

L = 120 nm

Transistor NMOS M9, M10

W = 3.6 µm

L = 120 nm

W = 1 µm

L = 120 nm

W = 2.88 µm

L = 120 nm

W = 3.6 µm

L = 180 nm

W = 1.8 µm

L = 180 nm

W = 50 µm

L = 500 nm

Transistor NMOS M_BIAS1, M_BIAS2

Number of finger = 5 - Tabella 2.3.3 Dimensionamento dei blocco COMPARATOR1 (continua).

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W = 50 µm

L = 500 nm

Transistor NMOS M_BIAS1, M_BIAS2

W = 80 µm

L = 500 nm

Transistor NMOS M_BIAS3

W = 40 µm

L = 500 nm

Transistor NMOS M_BIAS4

Resistenza R1, R2, R3, R4 4 KΩ

Tabella 2.3.3 (continua) Dimensionamento dei blocco COMPARATOR1 (fine).

(29)

2.3.4 Codificatore 63 a 4.

L’ultimo passo della conversione del segnale analogico in una stringa è quello di codificare il codice termometrico che si compone all’uscita dei comparatori in una parola codice a 6 bit. Il decodificatore è un circuito combinatorio che ha 63 ingressi e 6 uscite (figura 2.3.5). Un grande numero dei suoi ingressi può sembrare la causa dell’eccessiva complessità di sintesi ma è un problema che si raggira facilmente sfruttando la forma particolare che assumono gli ingressi. In effetti non tutte le combinazioni su 63 bit si presentano all’ingresso dell’encoder e quelle che hanno la possibilità di presentarsi sono divise in due parti, la prima – un insieme continuo di

“uni” logici, la seconda – un insieme continuo degli “zeri” logici; per questo la sezione della tabella della verità relativa agli ingressi assume la forma della matrice triangolare bassa. Questo permette di eseguire la codifica mettendo in cascata 4 codificatori a 15 bit. Il primo codificatore è sempre attivo, l’accensione del secondo avviene solo se il codice in uscita del primo è pari ‘1111’, ovvero se i primi 15 bit d’ingresso si trovano tutti allo stato logico alto. Il principio di accensione del terzo e quarto codificatore è del tutto analogo. In tal modo la rete combinatoria che immediatamente collegata in uscita di tutto il codificatore ha un numero di ingressi ben inferiore a 63. La sintesi successiva si è svolta effettuando le operazioni logiche opportune sui codici a 4 bit definite come segue:

[U3_1 U2_1 U1_1 U0_1] = codifica a 4 bit degli ingressi [X0 … X14], se X15 = l, 0 altrimenti;

[B3_4 B2_4 B1_4 B0_4] = codifica a 4 bit degli ingressi [X48 … X62].

Tali operazioni derivano dalla tabella della verità che non è riportata nel presente lavoro per motivi di spazio.

(30)

Figura 2.3.5 Blocco ENCODER.

(31)

In seguito si riporta la struttura del codificatore da 15 a 4 (figura 2.3.6) e la sua tavola della verità (tabella 2.3.4). Tale struttura utilizza alcuni dei 15 ingressi come discriminanti per selezionare gli altri ingressi il cui stato corrisponde all’uscita che si vuole sintetizzare. Questa sintesi si ricava dalle espressioni delle funzioni logiche delle 4 uscite riportate in seguito.

Figura 2.3.6 Blocco ENCODER15_4.

(32)

X14 X13 X12 X11 X10 X9 X8 X7 X6 X5 X4 X3 X2 X1 X0 B3 B2 B1 B0

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 0 1 0 1 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 0 1 1 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 0 1 1 1 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Tabella 2.3.4 Tavola della verità del codificatore 15 a 4.

(33)

Se EN = 0, allora tutte le uscite del codificatore sono a zero logico, altrimenti

)).

14 1 12 1 ( 2 ) 10 1 8 1 ( 2 ( 7

)) 6 1 4 1 ( 2 ) 2 1 0 1 ( 2 ( 7 0

);

13 2 9 2 ( 7 ) 5 2 1 2 ( 7 1

; 3 7 11 7 2

; 7 3

X B X B B X

B X B B X

X B X B B X B X B B X B

X B X B X X B X B X B

X X X X B

X B

⋅ +

⋅

⋅ +

⋅

+

⋅ +

⋅

⋅ +

⋅

=

⋅ +

⋅

=

⋅ +

⋅

=

2.3.5 Registri.

Utilizzati per la sincronizzazione dell’interfaccia, sono costituiti da dei flip-flip connessi in parallelo. Per completezza della descrizione del convertitore in figura 2.3.7 si riporta la struttura del registro a 6 bit, mentre quella del registro a 63 bit è del tutto analoga. Osserviamo che i segnali asincroni Set e Reset sono attivi bassi, e tra loro solamente il segnale Reset è utilizzato nella progettazione del sistema.

(34)

Paragrafo 2.4 - Generatore delle fasi

2.4.1 Premessa.

Per il funzionamento dell’intera catena di elaborazione è fondamentale la sua corretta sincronizzazione, ovvero la determinazione degli istanti di tempo in cui saranno valutate le variabili del circuito, quali le tensioni ai nodi e le correnti nei rami, da ciascuno dei suoi blocchi. L’incertezza degli istanti di campionamento e di valutazione degli ingressi del comparatore è un motivo di degradazione delle prestazioni dinamiche del convertitore analogico-digitale.

2.4.2 Specifiche.

Complessivamente il circuito di sincronizzazione deve generare 7 segnali di temponizzazione le cui caratteristiche saranno discusse in seguito.

Le specifiche del progetto impongono la velocità di conversione di 1GSps (il numero dei campioni elaborati nell’unità di tempo), per cui si deve generare un segnale di clock di 1GHz. Oltre a generare un segnale di clock interno al circuito è utile prevedere la possibilità di utilizzo di un segnale di clock esterno per rendere possibile la sincronizzazione del circuito con il resto del sistema di cui eventualmente farà parte. Un’altra ragione per utilizzare il clock esterno sta nella sua maggiore robustezza rispetto alle variazioni termiche che può subire il circuito. In effetti, per la generazione del segnale di clock ad hoc si ricorre alle specifiche configurazioni circuitali che sono in grado di mantenere le oscillazioni della tensione ai propri nodi (v. paragrafo 2.4.4, blocco CLK_GEN); perciò le caratteristiche di tali oscillazioni (la frequenza, il rise-time, il fall-time ed altri) dipendono dai parametri dei componenti del circuito stesso e risentono, quindi, degli effetti dei variazione della temperatura o dei parametri della tecnologia. Il segnale esterno, invece, è tipicamente il risultato delle oscillazioni dei modi fondamentali del quarzo con il taglio opportuno; la frequenza di queste oscillazioni è controllabile con una precisione di poche unità di parti per milione e ha una dipendenza dalla temperatura poco pronunciata. La decisione sull’effettivo segnale di clock da utilizzare (quello generato internamente o esternamente) è presa da una logica di controllo esterna.

(35)

Figura 2.4.1 Blocco CLOCKS.

(36)

Il circuito di generazione delle fasi che pilotano i blocchi Sample & Hold è uno dei principali responsabili della qualità dei dati acquisiti in termini di precisione e di risoluzione; ad altra velocità di conversione tali specifiche diventano particolarmente stringenti. I blocchi Sample & Hold necessitano di due segnali di fase di frequenza dimezzata rispetto a quella di conversione, ovvero pari a 500MHz, e dei loro negati (quest’ultima esigenza deriva dall’utilizzo degli switch complementari nel blocco convertitore). Tali segnali di fase devono essere uno negato dell’altro ed avere i fronti positivi non sovrapposti per evitare l’indesiderata temporanea accensione degli interruttori connessi in serie tra l’ingresso e l’uscita del blocco-campionatore.

Un’ulteriore segnale da generare è un segnale di reset che definisce l’istante iniziale di evoluzione dell’intero sistema attivando la generazione dei segnali di fase azzerando tutti i registri presenti nella parte digitale dell’interfaccia.

2.4.3 Blocco CLOCKS.

La generazione delle fasi è affidata al blocco CLOCKS di cui struttura è rappresentata in figura 2.4.1. Come precedentemente accennato, la decisione sul segnale al quale riferirsi come al segnale di clock è presa in base al valore di tensione sul morsetto di controllo esterno (indicato sullo schematico come CLK_EXT_EN); il compito di trasferire il segnale corretto nella successiva catena di elaborazione è svolto dal multiplexer. Uno dei suo ingressi è il clock esterno opportunamente bufferizzato, l’altro è l’uscita del blocco che genera il clock locale, RING_OSCILLATOR (figura 2.4.2).

I blocchi FI_GEN e PHASE_DISOVERLAP elaborano il segnale che si presenta all’uscita del multiplexer in modo da fornire in uscita quattro fasi che sono destinare a pilotare il campionatore a monte dell’ADC.

La presenza del blocco START_UP è fondamentale per la sincronizzazione del sistema in quanto esso genera un segnale che definisce l’istante iniziale dell’evoluzione di quest’ultimo. In effetti, il ring oscillator ha bisogno di uno stimolo iniziale esterno per rendere possibile la sua successiva oscillazione (un processo che a lungo termine è in grado di autosostenersi), e per azzerare la memoria del sistema è

(37)

Figura 2.4.2 Blocco RING_OSCILLATOR.

necessario memorizzare lo stato logico basso in tutti i registi presenti nella parte digitale.

La progettazione della catena degli stadi separatori di uscita è degna di particolare attenzione in sede del progetto del circuito. Causa la presenza di 63 stadi comparatori che necessitano dello stesso segnale di clock, l’uscita del blocco in questione è destinata a pilotare delle capacità particolarmente elevate, dell’ordine di grandezza tra 1 e 10 pF. Per eseguire una buona separazione della capacità di uscita con un numero ragionevole di buffer si ricorre ad una catena degli inverter in cascata dimensionati in modo tale che la corrente che possono fornire in transitorio sia crescente all’avvicinarsi dell’uscita stessa.

2.4.4.Blocco RING_OSCILLATOR.

Il blocco è composto da 7 stadi differenziali invertenti uguali tra loro connessi in cascata, dove l’uscita dell’ultimo stadio è connessa in retroazione all’ingresso del primo. Questa retroazione è la causa delle oscillazioni di tensioni sulle linee di uscita tra i valori logici alto e basso.

(38)

Figura 2.4.3 Blocco DIFF_STAGE.

Il blocco DIFF_STAGE è una coppia differenziale invertente (v. figura 2.4.3 ed il dimensionamento dei componenti nella tabella 2.4.1) Quando le tensioni VIN+ e VIN- si presentano all’ingresso della coppia differenziale, quest’ultima si sbilancia in modo che il ramo corrispondente all’ingresso logico basso rimane interdetto, così la sua uscita si porta al valore pari a circa (VDD_DIG - Vdssat), mentre la tensione all’uscita dell’altro ramo diventa bassa (circa Vdssat), realizzando in tal modo l’inversione dei livelli logici. I buffer invertenti all’uscita di tutto il ring oscillator riportano i segnali logici ai valori nominali di 1.2V (alto) e 0V (basso).

La corrente di polarizzazione nei rami degli inverter è regolabile dall’esterno applicando una tensione opportuna al morsetto CLK_REG ed è copiata in tutte e sette le coppie differenziali tramite le tensioni VB e VL generate dal circuito di polarizzazione DIFF_STAGE_BIAS, vedasi la figura 2.4.4 (lo schematico) e la tabella 2.4.2 (il dimensionamento).

(39)

Figura 2.4.4 Blocco DIFF_STAGE_BIAS

misura

W = 3 µm

L = 120 nm

W = 8 µm

L = 120 nm

W = 3 µm

L = 300 nm

Transistor NMOS M_MIRROR

Number of fingers = 1 - Tabella 2.4.1 Dimensionamento del blocco DIFF_STAGE

(40)

W = 3 µm

L = 300 nm

W = 10 µm

L = 120 nm

Transistor PMOS PM1

Resistenza R1 2 KΩ

Tabella 2.4.2 Dimensionamento del blocco DIFF_STAGE_BIAS

(41)

Figura 2.4.5 Blocco FI_GEN.

2.4.5 Blocchi FI_GEN e PHASE_DISOVERLAP.

La generazione delle fasi di campionamento si poggia principalmente sul segnale da 1GHz già disponibile (uscita del multiplexer) e sul circuito divisore della frequenza mod 2 (figura 2.4.5); alla sua uscita si presenta il segnale di fase di frequenza dimezzata rispetto a quella del segnale in ingresso; in tal modo si ottiene il segnale FI di frequenza 500MHz. Per creare un segnale di fase che abbia lo stesso periodo ma intervalli temporali a livello alto inclusi negli intervalli in cui FI è basso, si ricorre nuovamente alla logica combinatoria (blocco PHASE_DISOVERLAP, figura 2.4.6) Infine gli inverter all’uscita dello stadio svolgono il compito del ripristino dei livelli logici e della messa a disposizione al campionatore, oltre alle due fasi una negata dell’altra non sovrapposte, anche dei loro segnali negati.

(42)

Figura 2.4.7 Blocco START_UP.

2.4.6 Bloccho START_UP.

Per completare la descrizione dell’architettura del blocco di sincronizzazione si riporta il circuito di generazione del segnale di START (figura 2.4.7). Effettuando l’operazione di XOR sul segnale d’ingresso e la sua versione negata ritardata si ottengono in uscita due impulsi attivi bassi di piccola durata pari al ritardo introdotto dalla capacità di 400fF. Questo intervallo temporale è sufficiente purché si azzerino tutti i registri presenti nella parte digitale e che nel blocco RING_OSCILLATOR comincino le oscillazioni. Terminato il transitorio, l’uscita dello stadio resta al livello logico alto per tutta la durata del funzionamento del sistema.

(43)

Figura 2.5.1 Blocco BIAS.

Paragrafo 2.5 – Circuito di polarizzazione e di buffer d’uscita.

Per completare la descrizione dell’intera architettura in questo paragrafo si discutono brevemente le strutture dei circuiti di polarizzazione e dello stadio di uscita.

2.5.1 Circuito di polarizzazione.

Come precedentemente discusso, una delle scelte progettuali è stata la separazione delle alimentazioni e dei nodi di massa della parte analogica da quella digitale. Per aumentare l’indipendenza tra queste parti il circuito è corredato da due circuiti di polarizzazione distinti ma progettati nella stessa maniera (blocco BIAS, figura 2.5.1).

Il circuito si poggia sull’amplificatore operazionale (opamp), il cui guadagno si suppone sufficientemente elevato da poter applicare il principio di massa virtuale (la retroazione negativa è realizzata tramite il collegamento con i terminali di gate e di source del transistor PMOS M1 ed è sempre attiva, quindi le altre ipotesi necessarie per applicare il principio di massa virtuale sono soddisfatte). Il partitore resistivo fissa la tensione dell’ingresso positivo dell’opamp a 600mV, e la stessa tensione si presenta al source del transistor M1. La tensione al capi della resistenza R3 è dunque fissa, perciò la corrente del ramo di uscita dipende solo dal valore di questa resistenza.

(44)

Questa corrente costituisce la corrente di riferimento e può essere copiata nelle parti del sistema dove si rivela necessaria con uno specchio di corrente di cui il transistor M_MIRROR fa parte. Per poter copiare la corrente in modo più preciso è necessario un buon matching dei componenti, perciò è bene che i transistor che fanno parte dei rami di lettura degli altri blocchi abbiano la stessa lunghezza di canale e che la loro larghezza di canale sia un multiplo intero di quella del transistor M_MIRROR. Per il dimensionamento dei componenti si faccia riferimento alla tabella 2.5.1.

Componente Nome Valore Unità di

misura

W = 50 µm

L = 300 nm

Transistor PMOS M1

W = 50 µm

L = 500 nm

Transistor NMOS M_MIRROR

Resistenza R3 1.5 KΩ

Tabella 2.5.1 Dimensionamento del blocco BIAS.

2.5.2 Stadio di uscita.

La presenza di questo stadio si rivela necessaria per motivi di testing del preamplificatore. I morsetti OUT_VGA+ e OUT_VGA- si collegano ai pad e quindi si interfacciano con il sistema di testing esterno. Questo provoca un aumento notevole della capacità di carico il cui valore stimato è di circa 2pF e comprende la capacità introdotta dal padding, dal filo di bonding e dalle piste metalliche della scheda su cui è montato il circuito. La sola corrente di uscita del preamplificatore non è sufficiente per pilotare un carico capacitivo così elevato, perciò si rincorre all’impiego di uno stadio di uscita separato. Il guadagno di tale stadio deve essere

(45)

Figura 2.5.2 Blocco BUFFER.

vicino all’unità in modo da non incidere sul guadagno raggiunto dal preamplificatore ma è importante che sia capace di pilotare i carichi capacitivi di qualche unità di picofarad. La configurazione “inseguitore del source” si presta bene a soddisfare queste esigenze; in effetti, il suo guadagno in tensione si esprime come

1 g R, R A g

m m

⋅ +

= ⋅ (eq 2.5)

dove per R è indicata il carico resistivo dei rami dell’inseguitore, per gm – la transconduttanza del suo transistor d’ingresso, per cui A è vicino a 1 se lo stadio è correttamente progettato. Il dimensionamento dei componenti del buffer sono riportati nell’apposita tabella (2.5.2).

NM2

NM4 NM1

NM3

VOUT2 VIN1 VIN2

VOUT1

BIAS_ANA

GND_ANA VDD_ANA

(46)

W = 75 µm

L = 300 nm

Transistor NMOS NM1,NM2

W = 200 µm

L = 500 nm

Number of fingers = 20 - Tabella 2.5.2 Dimensionamento del blocco BUFFER.