CPU
Architetture degli Elaboratori
e delle Reti I
10
Laboratorio – linea 3 (M-Z)
Simulazione CPU – 1
(componenti fondamentali)
Register File ALU
Memoria
Architetture degli Elaboratori
e delle Reti I
10
2
Laboratorio – linea 3 (M-Z)
Memoria
Architetture degli Elaboratori
e delle Reti I
10
Laboratorio – linea 3 (M-Z)
Architetture degli Elaboratori
e delle Reti I
10
4
Address selector (A)
Input value (D) bytes mask (access
enable if 1) Write input at
selected address
Read value at selected address
Asynchronous reset
Memoria
Laboratorio – linea 2 (M-Z)
Register File
Architetture degli Elaboratori
e delle Reti I
10
Laboratorio – linea 3 (M-Z)
Architetture degli Elaboratori
e delle Reti I
10
6
Write enable (at selected register) Input value
Register A selector Register B selector
Register A content
Register B content Laboratorio – linea 3 (M-Z)
Architetture degli Elaboratori
e delle Reti I
10
Laboratorio – linea 3 (M-Z)
ALU
Architetture degli Elaboratori
e delle Reti I
10
8
Laboratorio – linea 3 (M-Z)
ALU
Architetture degli Elaboratori
e delle Reti I
10
Input value A
Output value C Laboratorio – linea 3 (M-Z)
ALU
Architetture degli Elaboratori
e delle Reti I
10
10
Laboratorio – linea 3 (M-Z)
