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Conclusioni
In questo lavoro di tesi è stato realizzato un riferimento di tensione in tecnologia CMOS 90 nm. Il riferimento produce una tensione nominale di circa 311.9 mV con una variazione di 0.2 mV quando la tensione d’alimentazione varia da 1 a 2.5 V . Il consumo di potenza di poche centinaia di nanowatt e la tensione d’alimentazione minima di 1 volt lo rendono adatto per applicazioni low power e low voltage. Le simulazioni effettuate mostrano buoni risultati dal punto di vista della sensibilità di linea e del coefficiente di temperatura in linea con le attuali soluzioni proposte in letteratura.
Il lavoro lascia intravedere le metodologie che saranno sviluppate per risolvere le difficoltà principali legate alla progettazione low power. Lo ‘scaling down’ dei dispositivi da un lato permette di diminuire la tensione d’alimentazione, dall’altro comporta problemi quali un aumento dei costi delle procedure fotolitografiche, possibilità di rottura dell’ossido di gate, tunnel quantistici attraverso l’ossido sottile, fluttuazioni stocastiche della concentrazione dei droganti, effetti di canale corto, perdite di corrente, etc. Parallelamente alla miniaturizzazione dei transistor occorrerà quindi concentrarsi sullo studio e l’impiego di materiali di nuova concezione (materiali low-K, nanotubi) e nuove tecnologie nella costruzione dei transistor (transistori multi-gate, transistori 3D finfet).
