a dimensione minima di canale unicamente a 1.8V, mentre se alimentati a 3.3 V i transistor possono avere una dimensione minima di 240 nm. In particolare si `e scelto di fissare la lunghezza di canale di tutti i transitor digitali al valore minimo, riducendo l’area da loro occupata.
Figura 2.2: Layout del chip sviluppato in cui sono evidenziati i principali blocchi funzionali.
2.2
Descrizione dei pad
Sulla periferia del chip sono presenti 78 pad di area 60x60 µm2ciascuno, posizionati con passo di 90 µm. In figura 2.3 si possono osservare i nomi dei segnali di ingresso/uscita associati ai pad e la loro disposizione sulla periferia dell’ASIC. La funzionalit`a dei pad e dei relativi segnali `e riassunta nel seguente elenco:
• 14 alimentazioni positive e negative (5 coppie di pad VDDA e VSSA per le alimentazioni
analogiche a 3.3 V e 2 coppie di pad VDD18 e VSS18per le alimentazioni a 1.8 V);
• 32 segnali di ingresso dei canali di acquisizione standard (da I0 a I31 );
• 9 riferimenti dei segnali in ingresso (REFtest per i segnali di test e da REF0 a REF7 per i
32 segnali di ingresso);
• 3 segnali di temporizzazione dei canali di acquisizione (RSTCSA, SAMPLESHe SAMPLEV GA
• 10 pad per la lettura dei segnali acquisiti (8 segnali di uscita dei canali standard da Vout
0 a
Vout
7 , un segnale di uscita Voutint del canale di test B e un segnale di controllo CLKmux );
• 5 segnali di configurazione del chip (S IN , S OUT , S CLK , S LATCH e S RST ); • 2 segnali di ingresso dei canali di acquisizione di test (Iint e Itest );
• 3 segnali per il test del chip (un segnale di controllo dei segnali di test PULSE TEST e 2 uscite dei buffer ad alta velocit`a VA
buf f er e V B buf f er ).
Figura 2.3: Disposizione dei segnali sui pad del chip.
I segnali di ingresso dei canali dal I0 a I31 verranno connessi direttamente con gli anodi di
uscita del fototubo utilizzato, mentre i segnali di riferimento da REF0 a REF7 saranno connessi
alla tensione di riferimento dei segnali anodici acquisiti. I segnali di temporizzazione (RSTCSA ,
SAMPLESH e SAMPLEV GA) verranno impiegati per coordinare tra loro le fasi di acquisizione dei
vari blocchi dei canali e per fissare la frequenza di acquisizione, come verr`a mostrato al paragrafo 2.3. Le uscite dei 32 canali sono multiplate sulle 8 uscite da Vout0 a Vout7 . Per ognuna di tali uscite `e possibile, attraverso il segnale CLKmux , selezionare una delle 4 uscite dei canali multi-
plate sul pad. Il passaggio dalla selezione di un canale mutiplato a quella del canale successivo `e determinato dal fronte di salita del segnale CLKmux. La configurazione dei registri interni al chip,
per l’impostazione dei diversi parametri dell’ASIC, viene effettuata attraverso l’interfaccia seriale costituita dai segnali: S IN , S OUT , S CLK , S LATCH e S RST . Ad ogni fronte di salita del
2.2 – Descrizione dei pad
segnale S CLK i registri FIFO2 , distribuiti internamente al chip e connessi in cascata, memoriz-
zano il bit di informazione fornito dal segnale S IN e fanno transitare verso l’uscita S OUT i bit di informazione gi`a acquisiti. Una volta che tutti i bit di configurazione sono stati memorizzati, un fronte di salita del segnale S LATCH determina l’effettiva configurazione dei nuovi parametri im- postati. Il pad S OUT pu`o essere utilizzato opzionalmente per la connessione in cascata dell’ASIC con ulteriori chip ad interfaccia seriale, al fine di ridurre il numero di segnali di configurazione dei circuiti integrati. La descrizione dettagliata dei registri di configurazione dell’ASIC progettato `e riportata nel paragrafo 2.6. Per il test del corretto funzionamento dei canali sono stati predisposti due canali di test e un generatore di corrente di test interna al chip, controllabile attraverso il segnale PULSE TEST . Per monitorare semplicemente le tensioni interne al chip relative ai canali di test o ai canali standard, sono stati predisposti due buffer di tensione ad alta velocit`a, le cui uscite VA
buf f er e V B
buf f er sono accessibili dai rispettivi pad. Per ulteriori dettagli sull’elettronica
di test del chip, si rimanda al paragrafo 2.5.
Prendendo come riferimento la figura 2.3, i pad di ingresso dei canali di acquisizione e dei loro riferimenti sono stati posizionati sui lati superiore e inferiore del chip, il pi`u vicino possibile ai canali stessi. I pad di alimentazione sono stati posti agli angoli del blocco dei 32 canali di acquisizione, mentre i pad dei segnali di temporizzazione e di configurazione, che devono essere distribuiti a tutti i canali, sono stati posti sul lato destro del chip. Il lato sinistro del chip `e stato impiegato per la multiplazione dei segnali in uscita dai canali. L’alto numero dei pad di alimentazione del chip (specialmente per le alimentazioni analogiche) `e stato scelto per evitare abbassamenti di tensione eccessivi sulle linee di alimentazione interne all’ASIC, dipendenti dalle loro posizioni nel die e dovute alle alte correnti che vi scorrono (dell’ordine di 100 mA). Per mancanza di spazio non `e stato possibile disporre di un pad di riferimento per ogni ingresso di canale, ma `e stato posto un riferimento ogni 5 pad di ingresso.
Nonostante i circuiti digitali vengano internamente alimentati a 1.8 V, tutti i pad digitali ven- gono pilotati esternamente al chip da segnali a 3.3 V. Ci`o `e stato scelto al fine di semplificare l’interfacciamento dell’ASIC con l’FPGA di controllo utilizzata, la quale dispone di pin di ingres- so/uscita a 3.3 V. Perci`o ogni pad digitale del chip sviluppato si avvale di una circuiteria per la conversione dei segnali digitali da 1.8 V a 3.3 V o viceversa. Per consentire la corretta conversione dei segnali digitali da un intervallo di tensioni ad un altro, sono stati fatti coincidere i valori in- termedi dei due intervalli. Il valore intermedio dei due intervalli di alimentazione `e pari a 1.65 V. Ne consegue che, prendendo come riferimento di tensione l’alimentazione analogica negativa VSSA
, le tensioni di alimentazione digitale positiva e negativa a 1.8 V (VDD18 e VSS18 ) sono fissate
rispettivamente a 2.55 V e a 0.75 V.
2I registri FIFO (First in First out) sono dei registri di memoria che fanno transitare i bit di informazione
attraverso una successione di flip-flop. L’ultimo di tali dispositivi trasferisce l’informazione ad un circuito esterno, che riceve come primo bit il primo ad essere stato inserito nel registro, e riceve i restanti in ordine di inserimento.
Ogni pad dell’ASIC `e dotato di una coppia di transistor di protezione, connessi a diodo, al fine di evitare la rottura dei sottili strati di ossido di gate dei transistor connessi direttamente ai pad. Infatti, senza un opportuno percorso di corrente a bassa impedenza, gli ossidi di gate dei transistor in ingresso si romperebbero, a causa delle scariche elettro-statiche prodotte, durante la semplice manipolazione o saldatura del componente, dalle alte tensioni (anche di migliaia di Volt) in seguito a fenomeni quali l’effetto triboelettrico3.