Molte parti dell’ASIC progettato sono configurabili attraverso una comunicazione seriale effet- tuata tramite i pad S IN , S CLK e S LATCH , come descritto nel paragrafo 2.2. Il chip sviluppato
2.6 – Registri di configurazione
si configura mediante l’invio di una stringa seriale di 453 bit sul pad S IN . I dati, che transitano all’interno dell’ASIC attraverso una serie di registri SIPO (Serial Input Parallel Output) dal bit pi`u significativo (MSB - Most Significant Bit) a quello meno significativo (LSB - Least Significant Bit), determinano il cambiamento della configurazione del chip nel momento in cui vengono acquisiti da registri PIPO (Parallel Input Parallel Output) al fronte di salita del segnale S LATCH . Nel seguito sono elencati i registri di configurazione del chip nell’ordine in cui i corrispondenti dati seriali transitano attraverso il pad S IN .
• Due registri da 6 bit ciascuno per la selezione di due dei 41 segnali da misurare con i due inseguitori di tensione ad alta velocit`a descritti al sottoparagrafo 2.5.1.
• Registro a 6 bit per la configurazione della capacit`a di integrazione del canale di test B. • Registro ad un bit per l’abilitazione del canale di test B alla ricezione della corrente di test. • Registro a 6 bit per la configurazione della capacit`a di integrazione del canale di test A. • Registro a 6 bit per la configurazione del guadagno del canale di test A.
• Registro ad un bit per utilizzare (valore logico basso) o non utilizzare (valore logico alto) gli amplificatori a guadagno variabile di tutti i canali di acquisizione.
• Registro ad un bit per utilizzare i riferimenti di tensione e corrente a Bandgap (valore logico basso) o non a Bandgap (valore logico alto). Infatti, sono stati predisposti anche dei circuiti alternativi per la generazione dei riferimenti di tensione e corrente non a Bandgap, come sostituti di quelli a Bandgap in caso di un loro malfunzionamento.
• Registro a 3 bit per l’impostazione del valore della corrente di test.
• Registro ad un bit per l’abilitazione del canale di test A alla ricezione della corrente di test. • Registro a 32 bit per l’abilitazione dei canali di acquisizione ordinari alla ricezione della
corrente di test.
• 32 registri da 6 bit ciascuno per la configurazione delle capacit`a di integrazione dei 32 canali di acquisizione ordinari.
• 32 registri da 6 bit ciascuno per la configurazione del guadagno dei 32 canali di acquisizione ordinari.
I valori iniziali dei registri, in seguito all’alimentazione del chip o al reset effettuato tramite il pad S RST , sono stati scelti in modo che fossero quelli pi`u adatti alle tipiche condizioni di utilizzo dell’ASIC. Comunque, prima di ogni acquisizione, `e possibile effettuare una configurazione del chip per cambiare i valori dei registri sopra elencati. La durata della procedura di configurazione `e approssimativamente uguale a 453 volte il periodo del segnale di clock in ingresso al pad S CLK .
Assumendo di avere un periodo di clock di durata pari a 20 ns, si ottiene un tempo di configurazione circa uguale a 9 µs, paragonabile al periodo di acquisizione dei segnali di carica in ingresso al chip.
Capitolo 3
Caratterizzazione dell’ASIC
L’ASIC descritto nel capitolo 2 e sviluppato durante il lavoro di tesi, `e stato realizzato dalle fonderie UMC. Una volta terminata la fase di realizzazione, sono stati ricevuti dalla fonderia 30 campioni non incapsulati del chip per le schede di lettura dei tubi fotomoltiplicatori multi-anodo (si veda il paragrafo 4.1.1). Insieme ai chip non incapsulati, sono stati ricevuti anche 10 campioni incapsulati del chip in package di tipo PGA (Pin Grid Array) da 120 pin, dato l’alto numero di pad dell’ASIC (78 pad). I chip incapsulati sono stati impiegati su schede di test dedicate al fine di caratterizzare l’ASIC. In questo capitolo, dopo aver descritto nel paragrafo 3.1 le schede utilizzate per effettuare la caratterizzazione del chip, verranno discusse al paragrafo 3.2 le procedure di caratterizzazione e i relativi risultati, che sono stati pubblicati durante il presente lavoro di dottorato [22].
3.1
Le schede di test
La caratterizzazione del chip `e stata effettuata utilizzando una scheda di interfaccia, sviluppata precedentemente a questo lavoro di tesi, che ha due connettori sulla faccia superiore, per interfac- ciarsi con una scheda di caratterizzazione sviluppata durante questo lavoro di tesi. La scheda di interfaccia dispone anche di due connettori sulla faccia inferiore, per comunicare con una scheda commerciale basata su una FPGA Spartan 3 (la XEM3010 dell’Opal Kelly), la quale controlla le due schede di test (quella di interfaccia e quella di caratterizzazione) e inoltra i dati della caratter- izzazione ad un computer connesso ad essa tramite una interfaccia USB. In figura 3.1 `e mostrato lo schema a blocchi del setup di caratterizzazione, nel quale si possono individuare le tre schede sud- dette, il chip da caratterizzare, nonch`e il computer, sul quale viene eseguito un software, dedicato alla caratterizzazione, sviluppato durante il lavoro di tesi.
Figura 3.1: Schema a blocchi del setup di caratterizzazione dell’ASIC sviluppato.
La scheda di caratterizzazione dedicata dispone di uno zoccolo per l’inserimento ad incastro del package PGA120, in modo da poter caratterizzare pi`u chip con la stessa scheda di caratterizzazione evitando le altrimenti necessarie procedure di dissaldatura e saldatura del package sulla scheda. In figura 3.2 `e riportata la foto delle schede di test in cui si pu`o notare lo zoccolo predisposto per l’insersione del chip incapsulato.
Figura 3.2: Foto delle schede di test, di interfaccia (quella sottostante) e di caratterizzazione (la scheda
posta superiormente in cui si pu`o notare lo zoccolo nero per il chip), utilizzate in fase di caratterizzazione
del chip.
La scheda di caratterizzazione, oltre allo zoccolo per l’inserzione del chip incapsulato, dispone di due ADC commerciali, che verranno specificati pi`u avanti, per rendere possibile l’automazione della procedura di caratterizzazione del chip, la quale verr`a descritta al paragrafo 3.2. Uno dei due ADC converte in digitale il segnale in uscita dal primo inseguitore di tensione interno al chip, descritto al paragrafo 2.5.1, e invia il risultato della conversione all’FPGA, che provvede ad inoltrarlo al software di caratterizzazione sul computer. In questo modo `e possibile, con un unico