Il chip `e dotato di una circuiteria di test per verificarne il corretto funzionamento e permetterne la caratterizzazione. In figura 2.1 `e mostrato lo schema a blocchi del chip in cui si possono indi- viduare le strutture di test. Queste comprendono due amplificatori operazionali ad alta velocit`a in configurazione di inseguitori di tensione, per monitorare 41 segnali di interesse all’interno dell’A- SIC, molti dei quali non direttamente accessibili dall’esterno. I segnali sono selezionabili attraverso un codificatore a 6 bit. Il sottoparagrafo 2.5.1 descrive dettagliatamente gli inseguitori di tensione che sono caratterizzati da una elevata velocit`a.
Tra le altre strutture di test si hanno due canali di acquisizione aggiuntivi. Il primo (chiamato canale di test A in figura 2.1), perfettamente identico ad uno dei 32 canali di acquisizione ordinari, permette di monitorare, attraverso uno dei due buffer di misura, le tensioni di uscita di ciascuno dei suoi blocchi costituenti (come mostrato in figura 2.1). Tale canale di test `e stato utilizzato per la caratterizzazione della linearit`a e della stabilit`a dei diversi blocchi del canale. Il secondo canale di test (chiamato canale di test B in figura 2.1), invece, comprende solamente un integratore di carica connesso, sia in ingresso che in uscita, a due pad esterni per studiarne il comportamento in funzione del tempo, con una maggiore accuratezza di quella che si avrebbe utilizzando uno dei due inseguitori di tensione interni.
L’ultima struttura di test, presente all’interno dell’ASIC, `e quella per il trattamento di una corrente di test It indirizzabile ad uno qualsiasi dei canali di acquisizione sia ordinari che di test.
Grazie a questa corrente, `e stato possibile caratterizzare la linearit`a e la stabilit`a di tutti i canali di acquisizione senza l’utilizzo di un generatore di segnali esterno. La corrente di test `e un segnale di corrente ad onda quadra, che passa da un valore di 0 uA ad uno impostabile da 1 uA a 7 uA con una selezione a 3 bit. La durata di questo segnale di corrente negli stati basso e alto rispecchia quella di un segnale digitale di tensione esterno (PULSE TEST ).
2.5 – Elettronica di test
Il valore di corrente nello stato alto `e dato da una delle correnti di riferimento IBG generate
dai circuiti di Bandgap desritti nel paragrafo 2.4, opportunamente moltiplicata per il guadagno selezionato di uno specchio di corrente. In figura 2.10 `e riportato lo schema elettrico della struttura per la gestione della corrente di test, nel quale si notano i transistor NMOS Q0, Q1, Q2 e Q3 che formano lo specchio di corrente. I rapporti tra larghezza e lunghezza dei transistor Q1, Q2 e Q3 sono tali da avere un guadagno di corrente dello specchio variabile con passo di 1 uA tra il minimo valore (1uA) e il massimo (7 uA), per le diverse combinazioni dei tre segnali digitali A0, A1 e A2. In figura 2.10 sono riportate tra parentesi tonde le proporzioni tra i rapporti larghezza/lunghezza dei canali dei transistor. Gli interruttori sono implementati con dei T-gate (colorati in verde in figura 2.10). Gli interruttori pilotati dai segnali digitali A0, A1 e A2 permettono la selezione del guadagno dello specchio di corrente, mentre gli interruttori pilotati dal segnale PULSE TEST rendono possibile la presenza in uscita di un segnale di corrente It ad onda quadra. Ciascun
interruttore `e affiancato da un altro interruttore pilotato dal segnale negato, al fine di lasciar fluire la corrente altrove quando non pu`o attraversare l’interruttore principale. Con questo accorgimento si migliorano le prestazioni in frequenza di tale circuito.
Nel capitolo 3 si vedr`a come sono state impiegate le strutture di test sopra descritte per caratterizzare l’ASIC.
2.5.1
Amplificatore operazionale ad alta velocit`a
Durante la fase di test e caratterizzazione dell’ASIC `e necessario, poter seguire gli andamenti temporali di diversi segnali interni al chip. A tal scopo, sono stati predisposti due amplificatori operazionali in configurazione di inseguitori di tensione, che accettano in ingresso 41 segnali di interesse selezionabili per mezzo di un codificatore a 6 bit. Alcuni di questi segnali sono delle tensioni di riferimento utilizzate da diversi circuiti nell’ASIC. Tra gli altri segnali monitorabili, sono presenti le uscite dei 32 canali di acquisizione ordinari, le uscite di ogni blocco del canale di test A e l’ingresso del canale di test A. Gli inseguitori di tensione non devono ridurre sensibilmente la banda in frequenza di questi segnali, in modo da permettere la verifica, non solo qualitativa ma anche quantitativa, del funzionamento dei circuiti esaminati. Di conseguenza, `e necessario che la banda a guadagno unitario degli amplificatori operazionali, costituenti gli inseguitori di tensione, sia molto maggiore della banda dei segnali in esame (30 MHz). Eventuali distorsioni introdotte dai buffer di tensione saranno corrette attraverso la loro calibrazione che sar`a descritta nel capitolo 3.
Figura 2.11: Schema elettrico dell’amplificatore operazionale ad alta velocit`a per il monitoraggio dei segnali di interesse all’interno dell’ASIC durante le fasi di test e caratterizzazione.
In figura 2.11 `e mostrato lo schema elettrico dell’amplificatore operazionale ad alta velocit`a sviluppato. Tale architettura circuitale permette di raggiungere una elevata banda a guadagno unitario attraverso una tecnica di compensazione detta feedforward. Questa tecnica di compen- sazione permette di migliorare la larghezza di banda e di mantenere un buon margine di fase, aggiungendo ad una architettura a pi`u stadi, caratterizzata da un prodotto guadagno banda con- tenuto per assicurarne la stabilit`a, un ulteriore stadio di amplificazione, a pi`u basso guadagno ma con un maggiore prodotto guadagno-banda, che somma il suo contributo in uscita e che amplifica direttamente il segnale di ingresso, aggirando, in tal modo, gli stadi precendenti. Quindi, quan- do, ad alte frequenze, i primi stadi di amplificazione risultano non pi`u efficaci nell’amplificare il segnale, interviene lo stadio di amplificazione a pi`u basso guadagno che, essendo caratterizzato da un numero inferiore di poli, consente un prodotto guadagno-banda maggiore senza pregiudicare la stabilit`a del circuito. Facendo riferimento alla figura 2.11, lo stadio a basso numero di poli `e costituito dalla coppia differenziale formata dai transistor Q6 e Q7. La frequenza a guadagno unitario, calcolata per mezzo di simulazioni AC, `e di 150 MHz, mentre il margine di fase risulta essere pari a 55◦. Tali valori permettono di monitorare correttamente, senza distorsioni, le forme d’onda dei segnali di interesse interni al chip. La corrente assorbita dall’amplificatore operazionale sopra descritto `e di circa 10 mA. Gli alti valori di corrente sono stati necessari per migliorare la banda dell’amplificatore, specialmente per quanto riguarda l’ultimo stadio.