Lo scanner PET ha il compito di verificare on-line il percorso delle particelle al- l’interno del corpo del paziente durante il trattamento e prevede la possibilità di acquisire anche durante la fase di estrazione del fascio. Una foto dello scanner in- stallato presso una delle sale di trattamento del CNAO è visibile in figura 3.3. Lo scanner è composto da due teste planari di 25×10 cm2 (il lato maggiore è lungo la
direzione del fascio) che possono essere posizionate ad una distanza variabile (gene- ralmente d=60 cm). Ogni testa è formata da 5×2 moduli prodotti da Hamamatsu Photonic. Ogni modulo è composto da una matrice di 256 pixel del cristallo scintil- latore Lutetium Fine Silicate (LFS) [42]. Ogni pixel ha dimensioni di 3×3×20 mm3
Figura 3.3: Lo scanner PET di INSIDE in una delle sale di trattamento del CNAO.
e l’area sensibile del modulo è 5×5 cm2. Come si nota dalla tabella 3.1, i cristalli di
LFS hanno caratteristiche affini a quelle dei comuni scintillatori utilizzati in PET ma presentano un tempo di scintillazione minore. Questo li rende particolarmente adatti ad applicazioni PET ad alta risoluzione temporale.
Cristallo Densità Zef f Light yield τ λemissione
(g/cm3) (fotoni/keV) (ns) (nm)
LYSO:Ce 7.10 66 32 40 420
LSF 7.35 64 32 33 425
Tabella 3.1: Confronto tra LYSO (cristallo scintillatore comunemente utilizzato in PET) e LSF. Tabella da [28].
I cristalli di LFS sono accoppiati uno a uno a SiPM. La struttura interna di un modulo è visibile in figura 3.4. Ogni modulo è rivestito da un sottile strato di alluminio, spesso 0.5 mm, che serve a schermare i SiPM dalla luce ambientale.
Figura 3.4: Modulo Hamamatsu LFS+SiPM.
vengono pre-processati da una Field Programmable Gate Arrays (FPGA) per ogni modulo e quindi, tramite connessioni Gbit-ethernet, vengono inviati ad un server dove vengono immagazzinati.
3.2.1
Gli ASIC TOF-PET
Gli ASIC a 64 canali per Time-of-Flight PET sono stati sviluppati dalla sezione INFN di Torino all’interno della collaborazione EndoTOFPET-US [44]. Gli ASIC TOFPET sono stati specificatamente pensati per applicazioni PET a elevata riso- luzione temporale e per essere accoppiati con fotorivelatori al Silicio. Sono veloci, hanno basso rumore e basso consumo (7 mW per canale). Poiché ogni ASIC ha 64 canali, ognuno dei quali è dedicato alla lettura dei segnali provenienti da un singolo SiPM, per ogni modulo di 256 pixel sono necessari 4 ASIC, ossia 80 ASIC per l’intero scanner PET. Gli ASIC TOF-PET devono fornire informazioni molto precisa circa il tempo di arrivo e l’energia di ogni singolo evento. Per far ciò è stato utilizzato un sistema a doppia soglia che prevede una soglia temporale e una energetica come mostrato in figura 3.5.
Se l’impulso generato da un evento supera la soglia energetica (in rosso), l’evento viene considerato valido e viene processato, altrimenti viene considerato rumore e scartato. Per gli eventi che superano la soglia energetica viene registrato il tempo di arrivo t0, ossia quando il segnale ha superato la soglia temporale (in blu), e il tempo t2 in cui l’impulso torna al di sotto della soglia energetica nel fronte di discesa. L’informazione sull’energia di ogni evento non è infatti fornita direttamente ma viene calcolata come il tempo trascorso dalla validazione temporale dell’evento
Figura 3.5: Sistema a doppia soglia. L’impulso di ampiezza maggiore supera sia la soglia temporale (blu) che quella energetica e viene pertanto riconosciuto come valido e processato. L’impulso di altezza minore supera invece la sola soglia temporale, e viene quindi scartato. Da [43].
a quando l’impulso scende sotto la soglia in E, ossia T oT = t2 − t0
Il tempo che questo rimane sopra-soglia (Time-over-Threshold, ToT) dipende dal- l’energia, anche se non linearmente. Per poter determinare il tempo di arrivo degli eventi, gli ASIC sono sincronizzati ad un Clock che ha un range di frequenze di funzionamento compreso tra 80 e 160 MHz. Le schede ASIC inviano i dati ad una FPGA secondo una struttura a frame, dove un frame ha una durata di 1024 periodi di Clock e contiene tutti gli eventi registrati in tale intervallo di tempo.
Time-to-Digital Converter
Per la determinazione delle informazioni su tempo di arrivo (time stamp) e energia di ogni evento, gli ASIC TOF-PET utilizzano un sistema di Time-to-Digital Converter (TDC) in modalità mista, ossia per ogni canale vengono utilizzati due TDC, uno per il tempo e uno per l’energia. I segnali in input nei TDC sono i segnali di trigger forniti dai discriminatori in T ed E quando gli eventi superano rispettivamente la soglia temporale e energetica (3.5). I TDC sono sincronizzati al clock e forniscono un’indicazione grossolana del time stamp dell’evento, chiamato coarse time. Sarà in seguito indicato con t il coarse time relativo al tempo mentre e quello per
l’evento. Per il campionamento più fine del tempo i TDC utilizzano invece dei Time- to-Analogue Converter (TAC) che misurano la fase del trigger dei discriminatori in T ed E rispetto al clock [44]. Per ogni segnale in input un condensatore inizia ad essere caricato da una corrente costante fino ad una fase nota del clock, ossia l’inizio di un nuovo periodo Tclock. A seconda della parità del tcoarse il condensatore
continua a caricarsi per uno o due periodi di clock, per evitare problemi legati alla conversione di cicli troppo brevi, che comporterebbero una carica del condensatore molto piccola. Il condensatore quindi si scarica e vengono registrati il tempo di inizio della conversione (ossia della scarica), chiamato SoC (Start of Conversion) e quello di fine (End of Conversion, EoC). Poiché per ogni evento i due TDC che ricevono i segnali di trigger dai discriminatori in T ed E lavorano in modo sincrono, il tempo registrato per l’inizio della conversione (SoC) è identico per entrambi, mentre EoC, dipendendo dalla carica accumulata nel condensatore e, quindi, dal tempo che l’impulso è stato rispettivamente sopra la soglia in T e in E, risulta differente per i due TDC. Verrano a seguito indicati con le sigle T-SoC e T-EoC rispettivamente i valori di inizio e fine conversione ottenuti dalla TAC per quanto riguarda il tempo mentre con E-SoC e E-EoC quelli relativi all’energia. Poiché durante il tempo di conversione la TAC impiegata nel processo non è in grado di registrare un altro evento, per ogni canale sono presenti 4 TAC.
Formato di una frame
Come introdotto in precedenza, i segnali analogici in uscita dai SiPM vengono rice- vuto dagli ASIC che li inviano poi alla FPGA secondo una struttura a frame dove i primi 8 bit indicano il numero di eventi registrati nel frame e a cui seguono 32 bit che identificano il numero del frame (frameID). Per ogni evento registrato servono
poi 40 bit che forniscono le informazioni per il calcolo di tempo e energia: 10 bit sono dedicati al tcoarse; sia T-SoC che T-EoC occupano altri 10 bit ciascuno, seguiti
da 2 bit vuoti, 6 bit per il numero identificativo del canale su cui è stato registrato l’evento e 2 bit per la TAC coinvolta nel processo. Questi 40 bit vengono ripetuti per l’energia (ecoarse, E-SoC,E-EoC, canale e TAC). Alla fine di ogni frame 16 bit
sono dedicati al Cyclic Redundancy Check (CRC) per valutare che non ci siano stati errori nella trasmissione. Questa struttura è descritta in figura 3.6.
Figura 3.6: Struttura di una frame: i primi 8 bit indicano il numero di eventi registrati nella frame a cui seguono 32 bit che identificano il numero della frame (frameID). Per ogni evento registrato
servono poi 40 bit per le informazioni su tempo e energia: 10 bit sia per tcoarse che per T-SoC
e T-EoC, 2 bit vuoti, 6 bit per il numero identificativo del canale e 2 bit per la TAC. Questi 40 bit vengono ripetuti per l’energia (ecoarse, E-SoC,E-EoC, canale e TAC). Alla fine di ogni frame
vengono trasmessi 16 bit di Cyclic Redundancy Check (CRC).
3.2.2
Sistema di acquisizione dati
I segnali processati dagli ASIC vengono inviati a 20 schede di acquisizione dati FPGA Xilinx SP605 [17]. Queste operano una prima selezione dei dati in quanto filtrano gli eventi salvando solo quelli con entro una finestra energetica centrata su E=511 keV. Per effettuare questa selezione vengono fatte delle acquisizioni di cali- brazione tramite sorgenti di 22Na o di 68Ge. Vengono acquisiti gli spettri energetici
per tutti i canali e individuati il fotopicchi tramite un software automatico che ef- fettua fit gaussiani. Per ogni canale delle due teste PET viene quindi determinata la finestra energetica, generalmente di larghezza ±3σ, centrata sul fotopicco. Infine le finestre energetiche sono salvate su files di calibrazione che sono poi caricati nelle FPGA. Queste trasmettono i dati ad un server (32 cores HT, 128 GB ram) tramite 3 cavi Ethernet. Un software dedicato ricerca le coincidenze e scrive i dati su un file che viene utilizzato per la ricostruzione delle immagini.