5.2 Specifiche di progetto

Simulazioni circuitali e risultati

Introduzione

La progettazione dei moderni circuiti integrati non può prescindere dall’uso del simulatore. La fase di simulazione rappresenta uno dei passi fondamentali per l’intero progetto: permette una verifica immediata delle prestazioni del circuito, indirizza verso un eventuale re-design e quindi conduce al dimensionamento ottimale del circuito.

Il progetto di ricerca impone dei vincoli complessivi (ossia all’intero ricevitore), ma anche delle specifiche ai singoli blocchi che lo costituiscono. Pertanto le prime attenzioni sono state rivolte alle specifiche da rispettare ed agli elementi della libreria tecnologica con cui realizzare lo schematico. Ma la finalità principale di questo capitolo è il dimensionamento dei blocchi progettati analiticamente (oggetto dei capitoli precedenti).

Durante la progettazione è stato spinto al massimo il trade-off fra tutte le stringenti specifiche di progetto; in particolare sono stati conciliati gli effetti antitetici di linearità, reiezione della frequenza immagine, guadagno di conversione, cifra di rumore, dissipazione di potenza ed ottimizzazione degli spazi sul chip. Ogni sezione è stata dapprima indagata singolarmente e poi è stato analizzato il sistema composto dalla

“cascata” di tali schemi. Terminato il dimensionamento, si sono ricavati gli andamenti grafici di tutti i parametri caratteristici e verificata la bontà della progettazione finale.

Nell’ultimo paragrafo vengono inoltre mostrati i risultati delle simulazioni congiunte del blocco LNA-Mixer.

5.1 Linee guida alla progettazione assistita (CAD)

Conclusa la fase di progettazione analitica, i risultati previsti e auspicati sono stati verificati mediante l’uso del simulatore Cadence presente nel Laboratorio di Radiofrequenza del Dipartimento di Ingegneria dell’Informazione.

Durante la fase della progettazione da schematico, viste le stringenti richieste di progetto, sono stati valutati diversi contesti di lavoro, spingendo nel verso dell’ottimizzazione del Guadagno di conversione (GC) e della reiezione della frequenza immagine (IRR) piuttosto che nell’aumento di linearità, senza trascurare Cifra di rumore (NF), dissipazione di potenza ed occupazione di area sul chip. Grazie alle conoscenze teoriche, descritte nei Cap. 2 e 4, ed alla dipendenza analitica dei parametri di interesse rispetto ai componenti, il simulatore permette di determinare le variazioni di una certa specifica al variare di alcuni elementi, a parità di prestazioni complessive. Così facendo si riesce a spingere al massimo il trade-off fra tutte le richieste di progetto al prezzo di continui feedback fra valori degli elementi del circuito e osservazione critica dei risultati.

A questo punto, occorre fornire alcune linee guida funzionali ad una metodica ed ordinata progettazione “assistita” di un Mixer a reiezione.

9 In una prima fase, in accordo con il diagramma di flusso evidenziato e commentato in Fig. 4.1, si valutano le caratteristiche dei componenti tecnologici, decidendo fra i possibili elementi circuitali a disposizione quali siano quelli più idonei alle nostre esigenze. La tecnologia andrà perciò caratterizzata in termini di area dei dispositivi attivi, correnti massime e minime, transconduttanze e capacità parassite dei transistori.

9 Tenendo sempre presenti le specifiche di progetto del Mixer a reiezione della frequenza immagine, il passo successivo sarà quello di descrivere il circuito di test in termini di impedenze di carico e di sorgente, di livello dei segnali applicati, e della tensione di alimentazione.

9 La prossima fase passa attraverso la scelta dell’architettura circuitale di base e la determinazione dei blocchi costituenti lo schematico completo. Tutti i singoli blocchi progettati (Cap. 4) sono stati dapprima studiati, polarizzati e simulati a vuoto, poi con un carico equivalente ed infine montati nel circuito a blocchi complessivo.

9 Per ciascun blocco sono state descritte le simulazioni, indagati i rispettivi parametri di merito e forniti i risultati grafici e analitici. Ogni volta che è stata evidenziata una divergenza fra simulazione, risultato teorico atteso e specifiche, il simulatore ha permesso di rilevare, spiegare e migliorare tali discordanze. Ancora una volta, mediante un continuo feedback, si sono ottimizzate sia le prestazioni dei singoli blocchi che dello schema complessivo.

Nei paragrafi seguenti si approfondiranno le fasi progettuali appena elencate, si forniranno le modalità di dimensionamento di tutti i blocchi e, contestualmente, si effettueranno sulla base dell’architettura prescelta alcune modifiche per migliorare le prestazioni complessive.

5.2 Specifiche di progetto

Poiché gli standard IEEE 802.11a e HiPerLAN2 hanno in comune il range di frequenze 5.15-5.35 GHz, si può pensare di realizzare un ricevitore compatibile su questa banda. Le grandezze principali che caratterizzano un ricevitore sono la cifra di rumore (NF) ed il punto di compressione ad 1dB (ICP1dB), quindi sono queste le specifiche di progetto che verranno prese in considerazione.

Essendo il front-end compatibile nella banda di interesse con entrambi gli standard, per determinarne correttamente le specifiche si sono valutate prima separatamente quelle relative agli standard IEEE 802.11a e HiPerLAN2 e poi si sono considerate come definitive quelle più stringenti.

HiPerLAN2 non indica esplicitamente la cifra di rumore massima consentita ma, sapendo che questo standard richiede una sensitività di 70dBm− su una banda di 24 MHz ed assumendo che il rapporto segnale-rumore (SNR) debba essere maggiore di 12dB, si può stimare una cifra di rumore massima di tutto il ricevitore intorno ai 18dB. Lo standard IEEE 802.11a richiede invece una NF_RIC ≤10dB con 5dB di margine per l’implementazione [1];

questa è pertanto la specifica più stringente. Per risalire alle specifiche di rumore del Mixer, occorre applicare la Formula di Friis:

MIXER

RIC LNA

A_LNA

NF 1

NF NF

G

≅ + −

e utilizzando le proprietà del LNA [2], si desume che NF_MIXER ≈23dB.

Il punto di compressione a 1dB può essere ricavato dal valore massimo del segnale che deve essere ricevuto senza introdurre distorsioni (PA): 25dBm− per HiPerlan2 e

per IEEE 802.11a. Convertire questi dati, che riguardano il massimo livello dei segnali in ingresso, nei rispettivi ICP

30dBm

−

1dB non è un’operazione immediata: una buona stima comunque si ottiene aggiungendo 4dBm ai valori sopra riportati [1]. Basandoci su questa approssimazione dobbiamo quindi considerare un ICP1dB dell’intero front-end pari a

. Da questi dati e dalle caratteristiche del LNA, sono state ricavate le specifiche del Mixer a reiezione della frequenza immagine riguardo la linearità: .

21dBm

−

ICP1dB ≈0dBm

Altre due specifiche di fondamentale interesse, Reiezione della frequenza immagine (IRR) e guadagno di conversione(GC) sono state fornite direttamente dalle richieste del progetto Cofin. In particolare, si dovranno rispettare i seguenti vincoli: e

.

IRR 35dB>

GC ≈5dBm

Tutte le specifiche sono state riportate nella Tab. 5.1 assieme ai dati riassuntivi sugli standard e sulle frequenze di interesse.

Nome Descrizione Valore Note

fRF RF frequency range 5.15 - 5.35 GHz

5.725-5.825 GHz IEEE 802.11a fRF RF frequency range 5.15 - 5.33 GHz

5.470-5.725 GHz HiperLAN/2 fLO LO frequency range 4.12-4.66 GHz fLO=4.15GHz fIF IF frequency range 1.03-1.165 GHz fIF=1.1 GHz VCC Supply Voltage 2.7-3.3 V (worst/best) VCC=3 V

ICP1dB 0 dBm

Input impedance RF, LO ---

Output impedance IF ---

Power Consumption ---

Intermodulazione(IIP3) >9 dBm

Noise Figure <30 dB

Conversion Gain (GC) 5--10 dBm Voltage Gain (AVTOT) >5 dB Image Rejection (IRR) >35 dB

Isolamenti ---

Tab. 5.1: Specifiche di progetto

Riferendoci al segnale di antenna, la progettazione è stata ristretta nella gamma di frequenze tra fRF∈

[

]

RF 5.25 GHz f =

[ ]

LO 4.12 4.66 GHz

f ∈ − considerando come frequenza nominale di lavoro

; pertanto, in seguito alla conversione si ottiene come frequenza nominale di lavoro quella di centro banda (rispetto al range delle

LO 4.15 GHz f =

f ), cioè IF f_IF =1.1 GHz.

Da una attenta analisi delle specifiche, si evince che per un Mixer a reiezione per applicazioni WLAN a 5-6 GHz, le richieste più stringenti riguardano la dinamica, la reiezione della frequenza immagine e il guadagno di conversione. Si intuisce già che per cercare di soddisfare tutti i vincoli di progetto imposti dagli standard occorre raggiungere il solito ed inevitabile compromesso fra le varie esigenze progettuali.

5.3 Circuiti di test e Balun

Lo studio e l’analisi della configurazione circuitale da adottare hanno fatto optare per blocchi differenziali e completamente simmetrici. Per eseguire le simulazioni di laboratorio e quindi per applicare o prelevare i segnali di test, Cadence fornisce alcune porte (p.es. psin o vsin) che prevedono un estremo a massa. Pertanto, per trasformare un segnale da single- ended a differential e viceversa, si è fatto uso di un Balun [3] con rapporto spire primario- secondario 1:1. Tale circuito non andrà integrato, ma serve soltanto per effettuare correttamente le misure sugli schematici (Fig. 5.1).

Fig. 5.1: Balun

Vista dunque la natura completamente differenziale dei nostri blocchi, nel seguito, per ogni simulazione si farà riferimento ad una situazione del tipo:

Fig. 5.2: Circuito di test del circuito complessivo

Le porte di ingresso e di uscita saranno impostate a seconda del tipo di analisi da effettuare, con i livelli di segnale opportuni e con le impedenze equivalenti dei circuiti a monte ed a valle, rispettivamente. Le capacità CB sono necessarie per il disaccoppiamento in continua. I condensatori di disaccoppiamento in ingresso ed in uscita, così come i balun, sono realizzati esternamente, quindi il loro contributo non deve essere considerato nell’estrazione dei parassiti (Simulazioni post-Layout, Cap. 6).

5.4 Caratterizzazione della tecnologia

La tecnologia utilizzata in questo lavoro di tesi è basata su un processo BiCMOS 0.35µm al Silicio Germanio (S35) e realizzata da Austriamicrosystems (AMS).

Il design-kit messo a nostra disposizione prevede quattro livelli di metallizzazione (Metal1, Metal2, Metal3 e Thick Metal) isolati tramite strati di ossido di silicio (SiO2).

La libreria fornisce tre diverse classi di transistori bipolari npn (npn_111, npn_121, npn_131 ), oltre a transistori NMOS e PMOS. Con la terminologia npn_xyz si intende che il generico transistor di tipo npn possiede un numero di contatti di collettore (C), base (B) ed emettitore (E) pari ad x, y e z, rispettivamente. Si osserva che il transistore elementare presenta una lunghezza di emettitore minima l_E =0.8µm, mentre la larghezza di emettitore è fissata. Questi transistori bipolari sono caratterizzati da una frequenza di taglio massima di 70GHz; quindi, come già accennato, sono particolarmente indicati per implementare applicazioni a Radiofrequenza. Il progettista, in relazione alle esigenze del momento, può

scegliere di impiegare per il dimensionamento del transistore un valore di compreso fra 0.8 e 15µm, mentre la base ed il collettore sono dimensionati di conseguenza.

lE

Le resistenze di libreria, invece, sono realizzate con silicio policristallino (ottenute mediante processi di diffusione o di impiantazione ionica) durante lo stesso passo tecnologico con cui si forma la base di un npn e sono situate in una regione isolata separata.

La scelta delle resistenze ha privilegiato le Rpolyhc, in quanto meno sensibili alle tolleranze e meno rumorose.

Per quanto riguarda le capacità, abbiamo a disposizione le Cmim e le Cpoly; le prime sono realizzate fra due strati di metallizzazione (Metal2 e Metal3), mentre le Cpoly si realizzano interponendo uno strato di ossido fra due strati di poly nello stesso layer di realizzazione delle resistenze. Ogni elemento circuitale introduce resistenze e capacità parassite; pertanto in fase di progettazione sarebbe consigliabile tenere in conto questi fenomeni.

5.4.1 Dispositivi attivi (BJT)

Il primo passo per la scelta del tipo di transistore da utilizzare nella progettazione del Mixer è stato quello di effettuare una caratterizzazione della tecnologia dal punto di vista dei dispositivi attivi. Per le tre classi di transistor npn e per ogni lunghezza di emettitore, abbiamo ricavato le prestazioni in termini di cifra di rumore minima (NFmin) al variare della corrente di polarizzazione, valutate alla frequenza di lavoro fRF; fra questi si sceglie quello che ha le prestazioni migliori e che risponde alle nostre esigenze. Lo schema di riferimento è il seguente:

Fig. 5.3: Circuito usato per la caratterizzazione dei componenti

Nella Tab. 5.2 vengono riportate le correnti di polarizzazione Ipol e i guadagni di corrente dei bjt, entrambi ricavati in corrispondenza della NFmin e per diversi valori di . l_E

Dispositivo lE [µm] NFmin [dB] Ipol [mA] AI

0.8 3.65 0.542 4.38

3 2.59 0.902 3.96

npn111 6 2.32 1.24 3.04

9 2.24 1.52 2.46

12 2.22 1.79 2.08

0.8 3.44 0.538 4.58

3 2.19 0.966 3.86

npn121 6 1.88 1.26 2.93

9 1.76 1.48 2.39

12 1.68 1.73 2.03

15 1.61 2 1.82 0.8 2.25 0.87 2.57

3 2.04 1.04 2.38

npn132 6 1.79 1.28 1.86

12 1.66 1.7 1.23 18 1.6 2 0.92

Tab. 5.2: Caratterizzazione dei transistori

Come si nota nella tabella precedente, all’aumentare dell’area di ciascun dispositivo si ha una diminuzione della cifra di rumore minima accompagnata da un aumento della corrente di polarizzazione relativa alla NFmin stessa.

Per la scelta definitiva dei transistori da usare, il passo successivo è stato quello di valutare NFmin ed RSopt , al variare della corrente di collettore e per diversi valori di area di emettitore. Grazie a questa analisi, la scelta è ricaduta sul transistore npn_121 dal momento che rispetto agli altri presenta, a parità di area, una NFopt minore in virtù della minore resistenza parassita di base. La Tab. 5.3 riporta la RSopt del transistore npn_121 per alcuni valori di . l_E

lE [µm] 0.8 3 6 9 12 15

NFmin [dB] 3.44 2.19 1.88 1.76 1.68 1.61

RSopt [Ω] 750 596 373 276 219 180

Tab. 5.3: Proprietà del transistore npn_121

Dai dati riportati nella tabella si evince che è conveniente lavorare con transistori di

E 15

l = µm qualora debbano essere soddisfatti i seguenti requisiti:

9 alte correnti di polarizzazione nei dispositivi attivi; infatti la NFmin rimane pressoché costante in un ampio range;

9 una NFopt minore, grazie alla diminuzione della resistenza parassita di base all’aumentare dell’area di emettitore;

9 un valore di RSopt inferiore: ciò consente di ottenere l’adattamento a minima cifra di rumore inserendo un minor numero di transistori in parallelo con un risparmio di spazio occupato sul chip ma soprattutto con un consumo inferiore di corrente.

La scelta dei transistori dello stadio “switching” della Cella di Gilbert è ricaduta su transistori npn con l_E =3µm, perché più veloci da interdire e da riportare in zona attiva diretta in quanto presentano minori capacità parassite. Nel seguito, dove non esplicitamente riportato, saranno sempre usati transistori di l_E =15µm.

5.4.2 Caratteristiche di uscita dei BJT

Il grafico delle caratteristiche IC-VCE è di aiuto nella scelta delle correnti e delle tensioni di polarizzazione. Il loro andamento è stato ottenuto mediante delle analisi parametriche, impostate con 15 step sia per la IC che per la VCE , al variare della IB. Le caratteristiche sono state graficate per ogni tipologia di transistore utilizzato, ma per brevità si riportano solo quelle relative ai transistori npn_121 di area 15 (Fig. 5.4).

Fig. 5.4: Caratteristiche di uscita ad emettitore comune dei bjt npn_121

5.4.3 Rumore

Per caratterizzare i componenti in termini di prestazioni di rumore sono state graficate alcune caratteristiche tipiche quali la NFmin in funzione sia di Ipol che della frequenza e la Ropt in funzione di Ipol. Per brevità sono riportate soltanto le curve ricavate per i transistori utilizzati, naturalmente facendo ancora riferimento allo schema di Fig. 5.3.

Fig. 5.5: Andamento grafico di NFmin e di RSopt

Si nota come la NFmin dipenda dalla corrente di polarizzazione e dall’area di Emettitore.

Tali risultati grafici conducono alle medesime conclusioni esposte nel paragrafo precedente e sono interessanti per poter ottimizzare il comportamento di uno stadio sia in termini di NFmin, sia per la realizzazione del matching (e quindi del massimo trasferimento di potenza). Per ogni transistor, effettuando una analisi SP, si riesce a ricavare il valore numerico del coefficiente di riflessione Γ_opt e quindi dalla relazione _opt ^{opt 0}

opt 0

R R

R R

Γ = −

+ si risale al valore . Tale parametro è, in generale, costituito da una parte Reale e da una Immaginaria; per il momento si focalizza l’attenzione sulla componente puramente resistiva. Si osserva ancora che la non è funzione soltanto della I

Ropt

Ropt pol, ma dipende in

maniera inversamente proporzionale anche dalla molteplicità M (numero di transistori in

parallelo). Inoltre, come dimostrato in [2,4,5] per la NF vale la relazione:

2

min S opt

NF NF= +A R −R , dove è la parte reale dell’impedenza di ingresso del blocco in esame. Da queste considerazioni si deduce che inserendo un numero opportuno di transistori in parallelo, si riesce a fare

RS

S opt

R ≈R e quindi NF NF≈ _min, ottimizzando così lo stadio di ingresso ai fini della NF.

Come si vedrà nel seguito, il valore non è un parametro impostabile univocamente, ma dipende da molti fattori: numero di bjt in parallelo nello stadio TC, impedenza di uscita del LNA, impedenza equivalente dello specchio di corrente ed impedenza di degenerazione.

RS

5.4.4 Calcolo del g

Analizzando lo stadio Transconduttivo (cfr. Cap. 2) si è mostrato che, nel caso di piccoli segnali, esso produce un segnale in corrente regolato dall’espressione:

mRF

RF RF1 RF2 RF

mRF E

1 R v i i i g

= − = g ⋅

+

dove, la trasconduttanza equivalente vale: _M ^mRF

mRF E

G 1 R

g

= g

+ , mentre la trasconduttanza dei transistori a RF è definita come

CEQ

C mRF

BE V

g i

v

∂

 ∂

Per definizione, dunque, il di un transistore riflette le variazioni della corrente di collettore intorno al punto di riposo, dovute alle variazioni della tensione base-emettitore e dipende, fra l’altro, anche dalla frequenza di lavoro e dalla corrente di polarizzazione . Pertanto, il è un parametro significativo sia ai fini della massimizzazione del guadagno di conversione nel Mixer (si cercherà di progettare in modo che ), sia per avere un’idea di massima sulla resistenza vista dagli emettitori (

gm

iC

vBE

IC g_m

GM ≈1

V_E m

R ∝1 g ) o per valutare analiticamente il guadagno in tensione del Sommatore e dell’AD.

L’andamento grafico della transconduttanza (Fig. 5.6) è stato ottenuto effettuando una analisi AC, e la sua espressione è stata poi formalizzata con l’ausilio del Calculator.

Fig. 5.6: Valutazione di gm e di 1/gm a frequenza fRF

Per brevità non vengono riportati i risultati grafici validi per i transistor che lavorano a frequenze fIF e fLO; comunque risulta: g_{m_RF} ≈50 60− ⎡⎣mΩ⁻¹⎤⎦ e , con

1 m_IF 55 65

g ≈ − ⎡⎣mΩ⁻ ⎤⎦

[ ]

IC∈ 2.8 3.8 m− A .

5.5 Down-Converter

La sezione circuitale sulla quale si è fissata gran parte dell’attenzione e dell’analisi progettuale, è stata senza dubbio la cella di Gilbert. Infatti, il funzionamento complessivo e tutte le specifiche dipendono fortemente dal progetto di questo blocco.

Il mixer è un circuito fortemente nonlineare e le sue caratteristiche elettriche possono essere indagate analiticamente solo in parte. Inoltre, vista l’elevata complessità circuitale (data dal nutrito numero di parametri circuitali sui quali agire) e le interdipendenze dei parametri tipici con i molteplici elementi circuitali, il progetto è stato realizzato tenendo un occhio rivolto agli obiettivi da raggiungere e l’altro verso le funzionalità teoriche del circuito stesso. In questa ottica risultano perciò di fondamentale importanza le espressioni analitiche in quanto permettono al progettista di individuare i componenti sui quali agire e, in una fase successiva, grazie al simulatore è possibile valutare sperimentalmente la specifica in esame e le variazioni degli altri parametri tipici.

In sostanza, nel Mixer non è possibile individuare un numero limitato di parametri di progetto e quindi la progettazione finale deve essere frutto di un continuo compromesso fra le specifiche e i parametri del blocco.

Il primo passo è stato quello di scegliere la configurazione da adottare. E’ stato preferito un DBM: due moltiplicatori doppiamente bilanciati con gli stadi transconduttivi collegati insieme. Fra i vantaggi di questa particolare topologia si ricordano la reiezione dei disturbi a modo comune (quali le armoniche di ordine pari generate dalle non linearità del DC), la riduzione degli effetti dovuti al rumore di fase dell’oscillatore locale sui segnali in fase (IFI) e quadratura (IFQ) a frequenza intermedia, isolamenti teoricamente infiniti, oltre alla possibilità di realizzare una elevata reiezione della dell’immagine a larga banda (grazie alle uscite in fase e quadratura connesse al PPIF). Il prezzo da pagare è una maggiore dissipazione di potenza e un più alto rumore di uscita rispetto a configurazioni single-ended o non in quadratura^{( )1}. In Fig. 5.7 è riportato lo schema realizzato.

Fig. 5.7: Down-Converter realizzato

( )₁ Da questo punto di vista gli obiettivi non impongono vincoli stringenti e il blocco realizzato rientrerà a pieno nelle specifiche.

Una volta scelta l’architettura abbiamo iniziato il dimensionamento partendo dalle richieste sul guadagno di conversione (Gc). Le specifiche di progetto impongono che a fronte di un segnale di ingresso a RF (con una certa potenza disponibile espressa in dBm), si debba ottenere un segnale in uscita con un guadagno di potenza pari a Gc (maggiore di 5dBm). Considerando l’ingresso a RF del Mixer non perfettamente adattato con l’uscita del LNA ed un carico di 400Ω sull’uscita del sommatore, un Gc di 10dBm si traduce in un rapporto fra le tensioni disponibili di uscita e ingresso pari a circa 4.4dB. A questo punto ci siamo chiesti quale fosse il modo ottimale per distribuire tale guadagno di tensione (o di potenza) nella catena dei blocchi. È meglio progettare il nostro circuito in modo da

“assegnare” il guadagno al DownConverter, al Sommatore o distribuirlo equamente?

Ancora una volta ci è venuto in soccorso il simulatore. Il rilevante degrado di linearità, il peggioramento della NF e degli isolamenti, hanno inequivocabilmente fatto propendere nel progettare il DC con un G_C ≅0 dBm.

Dunque, ricordando l’espressione per piccoli segnali, si nota che il guadagno dipende direttamente dal dimensionamento complessivo dello stadio TC (bjt e impedenze) e dalle resistenze di carico (poste sui collettori delle celle di Gilbert). Il loro dimensionamento ha tenuto conto che sui nodi a IF dovrà anche essere collegato il Buffer e quindi si avrà un ulteriore contributo all’impedenza equivalente di carico. Inoltre è prevedibile che si abbia un elevato grado di accoppiamento fra le due sezioni. Tutto ciò ha portato ad usare delle

. Il dimensionamento delle capacità

RL =380Ω C_L =250 Ff (dell’impedenza ZL) viene

fatto fissando una frequenza di taglio intorno a 2GHz (si osserva che la parte reale dell’impedenza vista all’ingresso del Buffer è circa 510Ω); infatti lo scopo di questo filtraggio è quello di attenuare le armoniche superiori in uscita dalle celle di Gilbert ed in particolare la frequenza somma f_RF + f_LO. Diminuire ulteriormente la frequenza di taglio del filtro per aumentare l’attenuazione delle armoniche indesiderate equivale a ridurre anche il guadagno di conversione a frequenza intermedia.

I problemi incontrati durante la progettazione di questo blocco sono legati sostanzialmente alla dipendenza inversa fra range di linearità e guadagno di conversione. In accordo a quanto descritto nel (§2.3.2), abbiamo subito utilizzato una degenerazione con ponte resistivo (RE, RD ed RE), dato che a questo punto si lavora ancora a RF. Questa soluzione offre una maggiore facilità di realizzazione ed una minima occupazione di area

sul chip. Si nota che la RD è stata disposta in modo da non produrre una caduta di tensione in continua. I valori scelti risultano: R_E =160Ω , R_D=2R_E =320Ω .

Degenerare ulteriormente lo stadio TC comporterebbe un contestuale peggioramento del Gc; quindi per migliorare la dinamica di ingresso si dovrà intervenire sulla corrente di polarizzazione, aumentandola [8]. Il problema è che ai fini del rumore la resistenza di degenerazione contribuisce al pari della resistenza parassita di base e quindi peggiora anche la NF; d’altra parte però un aumento della corrente di polarizzazione porta ad un incremento nella dissipazione di potenza. Ancora una volta si dovrà trovare il giusto compromesso fra le due possibilità.

Per cercare di migliorare il range dinamico del segnale di ingresso sono stati perciò condotti altri esperimenti di laboratorio. Anziché usare la degenerazione resistiva, abbiamo provato ad inserire sugli emettitori un gruppo risonante LC, dimensionandolo in modo da ottenere lo stesso guadagno del caso precedente e a parità di prestazioni complessive.

Purtroppo le aspettative sono risultate vane: si ottiene un aumento di linearità di circa 1dBm. Usare questa soluzione comporterebbe un prezzo troppo alto: spreco eccessivo di area sul chip a fronte di minimi benefici.

La seconda strada tentata è un adattamento alle nostre esigenze della soluzione proposta da [6]. I risultati sono pressoché invariati e quindi anche questa soluzione è stata abbandonata (sarebbe necessario impiegare un numero maggiore di bjt).

I nodi “critici” per la progettazione sono quelli contrassegnati dalle etichette RF (v. Fig.

5.7), in quanto in tali nodi viene applicato il segnale utile, viene utilizzato per la polarizzazione e per il trattamento del segnale stesso. Fissato il tipo di degenerazione, le variabili su cui agire per trovare il giusto compromesso tra guadagno cifra di rumore e linearità sono state il valore delle resistenze del ponte di degenerazione, la corrente di polarizzazione, i tipi di transistor da utilizzare e il loro numero nello stadio transconduttivo.

Il numero (n) di BJT in parallelo influenza positivamente anche la linearità, intervenendo nella valutazione della caratteristica dello stadio transconduttivo:

⎟⎠

⎜ ⎞

⎝⎛ +

=

1 2 2

tanh Rd

ngm V

I v I

T in EE

C α . Inoltre aumentare n equivale a ridurre l’impedenza

d’ingresso del mixer, diminuendo la v_in a parità di sorgente.

In accordo con quanto esposto nel §5.4.3, il numero n interviene anche nell’adattamento dello stadio TC in termini di NFopt.

Invece, più difficile prevedere l’andamento del rumore introdotto da un numero n di BJT in parallelo: nascono due effetti contrastanti. Più transistor in parallelo riducono la resistenza di base complessiva generando meno rumore termico, però riducono anche l’impedenza del cammino dagli emettitori dei BJT switching verso massa, aumentando il contributo al rumore in uscita degli switch stessi [7].

Inoltre, diminuendo n, a parità della corrente di polarizzazione nello stadio TC, il rumore shot dello stadio switching diminuisce.

La polarizzazione in tensione sulle basi dei BJT switching avviene mediante partitori resistivi. La scelta della zona di funzionamento lineare dei Qs prevede che le tensioni di riposo vengano dimensionate in modo che essi lavorino in zona attiva diretta (funzionamento on) e che possano interdirsi il più velocemente possibile (in prossimità del ginocchio, funzionamento off). A tale proposito, le resistenze RL poste sui collettori dello stadio switching, oltre a determinare il guadagno del mixer, consentono di polarizzare in continua lo stadio “switching” a IF, quindi la scelta del loro valore dipende anche dalla corrente di polarizzazione e dalla VCE dei transistori Qs. Inoltre, il valore della resistenza di carico dello stadio “switching” del mixer deve essere determinato in modo da permettere un migliore trasferimento di segnale verso lo stadio a valle.

Un discorso differente va fatto per la polarizzazione dello stadio TC. Scartata l’ipotesi di impilare un ulteriore transistore, si è scelto di sfruttare i transistori di segnale QRF1 e QRF2

per impostare la corrente di polarizzazione. Dunque, lo specchio di corrente dovrà essere realizzato rispettando la simmetria circuitale con la parte a RF.

Tale specchio (Fig. 5.8) dovrà anche fornire la giusta tensione alle basi di QRF1 e QRF2: le resistenze RA ed RB servono a tale scopo.

(a) (b)

Fig. 5.8: Circuiti di polarizzazione: sezione switching (a), stadio TC (b) Le suddette RA ed RB contribuiscono anche a realizzare l’adattamento verso l’impedenza di uscita del LNA. Nel nostro progetto, i vincoli stringenti riguardo la linearità conducono ad una Zin_RF elevata, impedendo perciò di realizzare un preciso adattamento.

Lo specchio di corrente precedente impone una corrente di 5.1mA nei BJT di segnale (1.7mA per transistore, valore che ottimizza la NF e la linearità [8]). Questo valore di corrente aumenta sia la dissipazione di potenza che il rumore dovuto ai transistori LO (che è il contributo predominante), ma si è reso necessario per assolvere le specifiche di linearità sia in termini di ICP1dB che di IIP3. I moderni sistemi di ricetrasmissione sfruttano invece un controllo del guadagno, rivelando il livello del segnale di ingresso e regolando automaticamente guadagno e linearità. I valori scelti per lo specchio sono: R_P=97Ω ,

A ,

R =520Ω R_B=120Ω ed R_E =160Ω ; mentre per il partitore: ,

ed .

R1=1.2 KΩ R2 =5.7 KΩ R_V =500Ω

Il dimensionamento dello stadio TC ha portato ad utilizzare n=3 transistori in parallelo, del tipo npn_121 di area 15 in quanto prevedono una minore resistenza di base e contribuiscono a minimizzare il contributo di rumore di tale stadio.

Per lo stadio switching, dopo alcune simulazioni in transitorio, si sono privilegiati gli npn_121 di area 3 in quanto più veloci (minori capacità parassite da caricare/scaricare) poiché è auspicabile un comportamento da interruttori, nonostante siano più rumorosi. Per lo stesso motivo, gli stessi sono stati polarizzati in prossimità della soglia di saturazione, con una tensione V_CE ≅0.5 0.7 V− (Fig. 5.9).

(a) (b)

Fig. 5.9: Traiettorie I -V nella cella di Gilbert (a), in un singolo transistor (b).

Dall’osservazione delle traiettorie corrente-tensione (I-V) dei transistori della sezione LO, si nota che, dopo un breve transitorio iniziale, lo stadio LO del Down-Converter (Fig.

5.9a) presenta il comportamento da “switch” desiderato.

Gli andamenti nel tempo delle correnti nei due rami di una stessa cella (IC1, IC2) e delle tensioni nei transistori (VCE1, VCE2) sono riportati in Fig. 5.10.

(a) (b)

Fig. 5.10: Correnti IC1 e IC2 (a); Tensioni VCE1 eVCE2 (b)

Risulta evidente che i singoli transistori di una stessa cella commutano in intervalli di tempo complementari.

Per osservare il segnale (differenziale) in uscita dalle celle di Gilbert (Fig. 5.11b) è stata effettuata una analisi transitoria e, successivamente, con l’ausilio della Trasformata Discreta di Fourier (DFT) sono state valutate le componenti frequenziali (Fig. 5.11a); si nota che, nonostante le preventivate non-linearità, il tono predominante è quello a IF ed il rapporto con il tono spurio a 6.1 GHz è dell’ordine del 7%.

(a) (b)

Fig. 5.11: DFT del segnale IF (a); Segnale in uscita alle celle di Gilbert (b)

Inoltre, il rapporto

) (

) (

RF IF IF

V dft

V V

dft ₊ − ₋

fornisce una stima del guadagno di tensione (o di modulazione) del Down-Converter (AVDC), che risulta essere circa pari a 0dB; il segnale VRF

è stato considerato quello ai capi della porta a RF, mentre il segnale VIF+−VIF- quello ai capi dei nodi di uscita delle celle di Gilbert (considerando come carico il resto del circuito completo).

Un’ultima osservazione da fare è a proposito dell’impedenza di ingresso dello stadio transconduttivo (Zin_RF). Essa dipende dalle resistenze di degenerazione, dal numero n di BJT in parallelo ed anche dalle resistenze dello specchio di corrente. L’impedenza di ingresso differenziale dello stadio RF risulta: Z_{in_RF}=(190-j81)Ω. Il calcolo dell’impedenza di ingresso alle sezioni “switching” fornisce Z_{in_LO} =(218-j196) Ω .

Per la valutazione di tutti i parametri, all’ingresso dello stadio (TC) è stata usata una porta psin con una resistenza interna pari a 400Ω (impedenza di uscita del LNA), Amplitude (dBm)=−30, frequency=5.25GHz. La sezione “switching” (pilotata dai segnali di uscita dell’AD) e la sezione IF (avente come carico il Buffer) non necessitano di alcuna porta.

5.6 Stadio LO

Lo scopo di questo blocco è semplicemente quello di trattare opportunamente il segnale differenziale LO al fine di pilotare correttamente il Down-Converter. Come indicato in precedenza, le specifiche più stringenti riguardano essenzialmente le sezioni RF e quella IF.

Comunque, dalle simulazioni condotte nel circuito comprensivo di tutti i blocchi si è evidenziato che un degrado delle prestazioni di tale stadio si ripercuotono, seppur in maniera meno rilevante degli altri, sulle prestazioni dell’intero progetto.

Partendo dal segnale differenziale prodotto dall’oscillatore locale, si utilizza un Filtro Polifase per generare i segnali in fase e in quadratura. In cascata è poi stato progettato uno stadio di amplificazione per compensare l’attenuazione introdotta dal PPOL.

Il segnale LO di ingresso è prodotto da un sintetizzatore di frequenze esterno (-3 dBm) con uscita open collector su 50 Ω e realizzato da un altro gruppo di lavoro. Pertanto, ai fini delle simulazioni per generare un tale segnale è stata utilizzata una porta psin nella quale i campi Amplitude (dBm) e Resistance sono stati impostati, rispettivamente, con i valori -3 dBm e 50Ω, considerando f_LO =4.15 GHz .

A progettazione ultimata, il blocco LO consuma 28mW e fornisce, per ogni uscita differenziale, una tensione a vuoto di ampiezza circa uguale ad 850mV e a carico di 350mV.

5.6.1 PPOL

Il filtro LO deve essere in grado di generare un segnale simmetrico a quattro fasi, a partire da un unico segnale differenziale, in modo da pilotare le due sezioni (I e Q) del DBM. Per la progettazione ed il successivo dimensionamento si è fatto uso delle considerazioni pratiche esposte in (§4.4.1). Per prima cosa si è fissata l’attenzione sul numero di stadi da porre in cascata. Non avendo necessità di reiezione, l’unico limite riguarda l’errore introdotto sulla fase e/o sull’ampiezza del segnale di uscita. Siccome occorre un segnale con una buona precisione sulla fase (il pilotaggio on/off del DC è meno sensibile allo sbilanciamento delle ampiezze), si è visto che un numero di stadi N=2 è più che sufficiente ai nostri scopi . Inoltre, le considerazioni sugli errori hanno anche portato ad optare per la configurazione con due terminazioni verso massa (Fig. 5.12) e le altre come

nodi di ingresso per il segnale LO. In realtà i nodi di ingresso sono collegati ad un partitore resistivo per polarizzare le basi dell’AD.

Fig. 5.12: Topologia del PPOL adottata

Tale configurazione produce uscite differenziali pressoché in quadratura per ogni frequenza contenuta nel range 4.12-4.66 GHz.

Per la determinazione dei valori delle Ri e dei Ci del filtro, sono stati dapprima individuati i limiti di banda (ω_{LO L_} ed ω_{LO H_} )su cui si vuole avere errore minimo fra le componenti I e Q. Le resistenze sono state ordinate in ordine crescente, scegliendone i valori in modo tale da non caricare troppo lo stadio a monte e al contempo cercando di limitare il rumore introdotto dal blocco stesso. Il valore di R dovrebbe essere il più alto ₁ possibile per migliorare l’accoppiamento con il sintetizzatore di frequenza, ma ciò aumenterebbe il rumore e attenuerebbe notevolmente i segnali. È stata effettuata una scelta di compromesso che ha portato ad avere R₁ = Ω . 80

Infine le capacità Ci del filtro sono state determinate invertendo la relazione

i 1 R Ci _i

ω = . È importante sottolineare che le simulazioni hanno evidenziato che è bene disporre, all’interno del PPOL, le frequenze di accordo in modo crescente e che la scelta delle frequenze non può prescindere dalle tolleranze dei componenti. Infatti, nel caso di funzionamento ideale sarebbe sufficiente utilizzare un filtro ad un solo stadio: le tolleranze dei componenti accordano il filtro su una frequenza di lavoro diversa da quella desiderata.

Considerando una tolleranza uniforme su tutto il chip per componenti di dimensioni u- guali, calcoliamo la banda entro cui deve essere contenuta una pulsazione di accordo

ω ω

ω = ₀ ±∆ , dove ω₀ =1 RC, mentre ∆ è l’errore dovuto alle tolleranze. Se ω ∆R e sono gli errori massimi commessi nella realizzazione di resistenze e capacità, si ottiene (nel caso peggiore):

∆C

a

1

(R R C)( C) ω =

+ ∆ + ∆ ed _b 1

(R R C)( C) ω =

− ∆ − ∆

La tecnologia usata per questo progetto garantisce tolleranze del 5% per le resistenze e del 10% per le capacità^{( )2}.

Queste considerazioni e il ripetuto utilizzo del simulatore portano al dimensionamento:

_ 4.12

fLO L = GHz , f_{LO H_} =4.66GHz ⇒ ω₁≅25.46Grad s , ω₂ ≅26.71Grad s

1 4.05

f = GHz ⇒ R₁ = Ω80 , C₁=491 Ff

2 4.25

f = GHz ⇒ R₂ =120Ω , C₂ =312 Ff

Concluso il dimensionamento del filtro, si mostrano i risultati delle simulazioni.

Nella Fig. 5.13 sono riportate le forme d’onda in uscita a tale filtro (in condizioni tipiche di funzionamento) ed i segnali differenziali che pilotano gli stadi successivi; tali andamenti sono stati ottenuti mediante le analisi transient.

Fig. 5.13: Andamento nel tempo dei segnali di uscita del PPOL

( )2 Ciò si traduce in R 0.05

∆ R= e C 0.1

∆ C= .

Con le funzioni implementate nel Calculator è stato descritto e quindi graficato l’errore di ampiezza dei segnali differenziali [(V90-V270)-(V0-V180)] in uscita al filtro PPOL;

successivamente, in un’altra subwindow si ripete il procedimento con l’espressione dell’errore di fase. Si osserva come lo sfasamento si mantenga praticamente sempre uguale a π e l’errore di ampiezza sia molto basso.

Fig. 5.14: Differenze di ampiezza e fase dei segnali di uscita del PPOL

Per determinare questi grafici ed osservarne il comportamento nella banda di interesse, sono state condotte delle analisi AC con alcuni accorgimenti. È stata lasciata attiva soltanto la porta LO, mentre è stata disattivata la porta RF (basta inserire DC nel campo Source Type). Il livello del segnale LO di ingresso è il solito, ossia quello fornito dal sintetizzatore (-3dBm); il carico equivalente di ingresso (impedenza interna della porta psin del LO) è stato fissato a 50Ω.

5.6.2 AD

Lo stadio di amplificazione presente fra il PPOL ed il DC è necessario per compensare ciò che si perde con l’attenuazione introdotta dal PPOL e permette di migliorare l’adattamento di impedenze (evita il caricamento dello stadio a valle). Visto che il DBM necessita di due segnali differenziali (I e Q), i blocchi da inserire saranno due (ed identici fra loro).

Le simulazioni effettuate nel circuito comprensivo di tutti i blocchi hanno evidenziato un corretto funzionamento della sezione “switching”, nonché il miglioramento delle

prestazioni complessive, qualora i segnali differenziali LO di pilotaggio abbiano una differenza picco-picco prossima a 350mV. Infatti, se lo sbilanciamento delle fasi di questi segnali è minimizzato dalla configurazione scelta per il PPOL, le ampiezze risultano già in partenza inadeguate al pilotaggio delle cella di Gilbert.

L’amplificatore differenziale progettato è uno stadio di amplificazione “classico”: non è stato infatti necessario usare un Cascode nè altre configurazioni simili. In Fig. 5.15 è riportato uno stadio AD con il relativo specchio di polarizzazione.

Fig. 5.15: Amplificatore differenziale polarizzato

Si nota che a frequenze di lavoro così elevate (4.15GHz) il modulo dell’impedenza di ingresso dell’AD^{( )3} è dello stesso ordine di grandezza dell’impedenza di uscita del PPOL e questa proprietà è benefica ai fini della massimizzazione della potenza trasferita. Alcuni studi hanno dimostrato che l’inserimento di un AD (o di un Buffer) fra il PPOL ed il DC perfeziona le caratteristiche di funzionamento delle celle di Gilbert e migliora l’isolamento dei segnali a RF ed a IF verso la porta LO [9].

Le simulazioni AC condotte su questo blocco sono state effettuate inserendo dapprima come carico l’impedenza equivalente di ingresso ai terminali switching del DC e poi nel circuito complessivo, ma con la porta a RF disattivata.

( )₃ Impedenza vista sulle basi dei bjt. A tali frequenze il modulo dell’impedenza di ingresso dei transistori è piccola (~100Ω) e quindi è determinata dall’equivalente di Norton dello specchio di corrente.

La polarizzazione in corrente avviene, come già detto, con uno specchio di corrente (uno per ogni AD); la sua resistenza (RP=555Ω) è stata dimensionata in modo che lo specchio fornisca una I_E =2.4 mA.

La tensione sulle basi dei transistori Q1 e Q2, necessaria per il funzionamento in zona attiva, è fornita da un partitore resistivo collegato all’ingresso del PPOL; i valori sono:

, ed

RA =1.55KΩ R_B =1.8KΩ R_V =380Ω . La resistenza di carico RL è pari a 1.3KΩ, mentre il condensatore CO e le capacità di disaccoppiamento CB sono uguali a 1pF (ogni capacità di disaccoppiamento offre una R_eq ≅38Ω a fLO). I transistori utilizzati sono npn_121 e presentano tutti area di emettitore 12.

La Fig. 5.16 mostra l’andamento nel tempo dei segnali di uscita all’AD (nel circuito completo).

Fig. 5.16: Andamento nel tempo dei segnali di uscita dell’AD

Il livello di questi segnali è sufficiente per l’accensione-spegnimento dei bjt switching.

5.7 Stadio IF

La progettazione di questo stadio si è rivelata molto più complessa rispetto allo stadio LO; infatti le scelte da fare sono state molteplici e spesso in antitesi fra loro. Abbiamo dovuto conciliare le specifiche sulla reiezione della frequenza immagine con l’attenuazione del segnale, il massimo trasferimento di potenza, il rumore e il consumo di potenza.

5.7.1 Buffer

Il Buffer è collegato in uscita ai terminali IF del DC e subito a monte del PPIF; in pratica può essere considerato come un carico aggiuntivo delle celle di Gilbert.

La sua presenza è necessaria in quanto permette la separazione elettrica fra l’ingresso del PP e l’uscita del Mixer. Si ricorda che un PP degrada le proprie caratteristiche di funzionamento (attenuazione, differenze di fase e di ampiezze) in presenza di eventuali sbilanciamenti o difformità sui canali. Nel caso di collegamento diretto con il DC, peraltro simulato in fase di ottimizzazione del nostro schema, si osserva che le impedenze di uscita a IF delle celle di Gilbert (considerate come impedenze di ingresso per il PP) sono tempovarianti e fortemente nonlineari e quindi fonti di asimmetrie per l’ingresso del filtro.

Inoltre il collegamento diretto offre al PP un segnale polifase che è una sequenza asimmetrica; anche questo aspetto comporta uno sbilanciamento fra i cammini in fase (I) ed in quadratura (Q).

Le precedenti considerazioni si traducono in un degrado della reiezione totale, una peggiore linearità ed una diminuzione del guadagno di conversione. Infatti le simulazioni sullo schema complessivo, a parità di livelli di segnale, polarizzazioni e condizioni generali di funzionamento, rispetto alla presenza del circuito separatore hanno evidenziato un peggioramento superiore a 5dBm sul ICP1dB, di circa 15dB sulla IRR e poco più di 0.5dBm nei confronti del GC.

Si sceglie perciò di inserire un inseguitore di emettitore (Emitter Follower, CC). In realtà lo sbilanciamento dei segnali e le asimmetrie fra le impedenze dei canali persistono ancora, ma il loro effetto negativo è mitigato dalla presenza del Buffer.

I BJT sono stati polarizzati con uno specchio di corrente. Questa soluzione ha permesso di variare le correnti, nelle simulazioni fatte per determinarne il valore ottimale, agendo semplicemente sulla resistenza RP. Lo stadio separatore è collegato in continua al DC.

Lo schema progettato (Fig. 5.17) è stato simulato mediante analisi AC (utili per osservare l’attenuazione introdotta e per il calcolo delle impedenze viste), analisi PSS (per la valutazione della dinamica) e tran (per visualizzare le forme d’onda dei segnali).

Fig. 5.17: Buffer a 4 canali e specchio di polarizzazione

Dalle analisi AC si rileva che il guadagno di tensione^{( )4} Av è circa , l’impedenza di (1 . Il riepilogo grafico di questi dati è mostrato in Fig. 5.18.

0.88 ( 1.46− dB) .01K− j92)Ω

Fig. 5.18: Risultati delle simulazioni del Buffer

( )4 Il guadagno di tensione (per ogni canale) del Buffer è definito come rapporto fra la tensione sinusoidale sull’emettitore del bjt di segnale e quella sulla base dello stesso transistore.

Si è già visto (§4.4.1) che l’impedenza di ingresso di un PP, calcolata nell’intorno della sua frequenza centrale, è indipendente dalla terminazione stessa del filtro se tutti i canali si trovano nelle medesime condizioni di carico e di segnale. Quindi, il buffer è praticamente insensibile alla Zin del PPIF ed un miglioramento della linearità, oltre che del guadagno di tensione, è ottenibile soltanto aumentando la corrente di polarizzazione [8] e non modificando il progetto del PPIF.

I transistori di segnale (Q1-Q4) sono npn_121 e tutti di area 15; la corrente che li polarizza è pari a 2.25mA (necessaria per rispettare le specifiche di linearità), mentre la tensione sulle loro basi proviene direttamente dai collettori dei transistori “switching” (ossia il Buffer è accoppiato in continua con il DC). Anche i transistori dello specchio di corrente sono npn_121 di area 15 (a parte quello di rinforzo che è di area 3), la resistenza RP è pari a 575Ω, mentre la capacità CO è fissata al solito valore di 1pF.

5.7.2 PPIF

La funzione di questo filtro è del tutto differente dal PPOL. Stavolta è di fondamentale importanza indagarne il comportamento nei riguardi della reiezione. Si dovrà progettare il PPIF in modo che gli stadi accordati su frequenze diverse abbiano comportamento costante sulla banda a fIF, la reiezione nominale rispetti le specifiche e l’attenuazione sui segnali non sia eccessiva.

Le linee guida seguite durante la progettazione e il conseguente dimensionamento sono le medesime del PPOL, ma con qualche accorgimento in più.

Ancora una volta si è fissata l’attenzione sul numero di stadi da porre in cascata.

Stavolta si hanno dei limiti non solo dettati dagli errori introdotti sulle fasi e/o sulle ampiezze dei segnali di uscita, ma soprattutto dalla efficienza nei confronti della reiezione.

Sono state effettuate alcune analisi preliminari per osservare il comportamento di filtri ad uno, due e tre stadi nei confronti della reiezione. I filtri in esame sono stati simulati mediante analisi in transitorio, inserendo come carico di uscita il carico reale (ossia il sommatore) e come ingresso una sequenza polifase opportuna. In un primo momento, il filtro è stato pilotato con una sequenza avente fRF; in uscita sono state rivelate, mediante una analisi dft, le componenti a fIF. In una seconda fase, nelle porte di ingresso è stato inserito un segnale a fimm ed è stato letto il valore del tono a fIF. Dalla comparazione dei risultati si risale alla reiezione offerta dal PPIF. In realtà questa metodica non è molto

precisa, ma permette di ottenere delle stime accettabili in un tempo ragionevole. La metodica rigorosa prevede di condurre le simulazioni mediante l’analisi congiunta PSS/PXF. Ciò però non è ancora possibile in fase di progetto perché si dovrebbe dimensionare da subito sia lo stadio LO che il Down-Converter. Le simulazioni finali hanno comunque mostrato differenze del tutto irrilevanti fra i due tipi di analisi (ovviamente a parità di componenti e di livelli di segnali). Un’altra tipologia di analisi utile per osservare sia la reiezione che gli errori di ampiezza e di fase al variare della frequenza, è stata l’analisi AC. Infatti, per determinare il numero di stadi del filtro, sono state eseguite alcune simulazioni AC con uno, due e tre stadi in cascata.

A questo punto del progetto è necessario stabilire il numero minimo di stadi tale che, per una data tolleranza, si abbia un errore di ampiezza massimo che garantisca la reiezione dell’immagine richiesta.

Si definisce (v. Cap. 4) l’errore di ampiezza a come il rapporto tra le ampiezze di due uscite in quadratura ^LO

LO

a A A

= + Φ. Alcuni grafici di a espressi in funzione della frequenza

sono riportati in Fig. 5.19 (a, b, c).

Fig. 5.19: Andamento dell’errore per filtri ad uno (a), due (b) e tre stadi (c)

Questo studio porta a concludere che, affinché sia 0.998< a<1.002 e quindi per fare in modo che tali errori non influenzino la reiezione, occorrono almeno tre stadi (N=3).

Ricordando poi la relazione (4.2), nell’ipotesi di un errore di fase nullo^{( )5} ed esprimendola in funzione dell’errore di ampiezza a, si ha: _⎟⎟

⎠

⎞

⎜⎜⎝

⎛

+ +

+

= ₂² − ₂²

2 10 2

a a a

a a LOG a

IRR . Dallo studio

grafico di questa espressione si osserva che per ottenere una IRR>70dB, occorre

( )₅ Ipotesi verificata con la configurazione scelta se tutti i componenti uguali subiscono lo stesso errore di realizzazione sul chip.

002 . 1 998

.

0 < a< (quindi, ancora N=3), su tutta la banda di interesse. In definitiva si deduce che all’aumentare del numero di stadi in cascata aumenta la reiezione e diminuisce la sensibilità alle imperfezioni del processo. Il filtro polifase PPIF è stato perciò realizzato a tre stadi.

In fase di progetto non ci siamo preoccupati delle connessioni delle terminazioni di ingresso o di uscita del filtro perché, data la natura dei segnali da trattare (differenziali a due a due), la scelta è una soltanto.

Rimangono da dimensionare i valori dei componenti circuitali. Per la determinazione dei valori delle Ri e dei Ci del filtro si procede come al solito. Dapprima sono stati individuati i limiti di banda (ω_{IF_L} ed ω_{IF_H}) su cui si vuole realizzare la reiezione desiderata; poi, il polo dello stadio intermedio ω_{IF C_} è stato equispaziato in scala logaritmica (questa operazione equivale a posizionarne questa pulsazione in corrispondenza della media geometrica delle altre due).

Le resistenze sono state sistemate ancora in ordine crescente e i valori scelti in modo tale da non caricare troppo lo stadio sommatore e nello stesso tempo cercando di limitare il rumore introdotto dal filtro stesso. Inoltre, tenuto conto anche dell’attenuazione introdotta dal PPIF, in accordo a quanto descritto in (§4.4.1), per un dimensionamento ottimale delle Ri si segue la regola: R_i = R_{i 1−} ⋅R_{i 1+} . Per dimensionare il primo stadio è stata fatta una scelta di compromesso che ha fornito R₁ =100Ω , C₁=1.27 Fp . Inoltre, tale coppia è quella che produce uscite più ampie, a parità di segnale di ingresso.

È importante sottolineare che, a differenza di quanto accadeva nel caso del PPOL, le simulazioni hanno evidenziato che è bene disporre le frequenze di accordo in modo decrescente. Infine, le rimanenti capacità Ci del filtro si ricavano dalla relazione

i 1 R Ci _i

ω = . Le simulazioni, corredate dalle considerazioni precedenti, hanno portato al dimensionamento:

_ 900

IF L

f = MHz , f_{LO H_} =1.38GHz ⇒ ω₁≅7.87 Grad s , ω₃≅5.82Grad s

1 1.25

f = GHz , R₁=100Ω ⇒ C₁=1.27 Fp

2 1.07

f = GHz , R₂ =233Ω ⇒ C₂ =637 Ff

3 926

f = MHz , R₃ =544Ω ⇒ C₃=316 Ff

Idealmente, il PPIF offre una reiezione della frequenza immagine IRR superiore a 75 dB nella banda 0.9-1.38GHz (Fig. 5.20).

Fig. 5.20: Reiezione della frequenza immagine del PPIF a tre stadi

Inserendo il PPIF nella catena di blocchi e simulando l’intero circuito con una analisi PXF (con la stessa simulazione usata per il calcolo del GC), si conclude che la reiezione ottenuta, a meno delle tolleranze, è IRR 55dB≅ , ben al di sopra delle richieste.

In effetti, nei dispositivi reali bisognerebbe tenere in conto le tolleranze, magari valutandole con Analisi Montecarlo. Da studi precedenti [7] si evince comunque un degrado non superiore ai 10-15dB sulla IRR.

5.7.3 Sommatore

Lo stadio sommatore mette assieme i segnali in fase e in quadratura in uscita dal PPIF, realizzando così la cancellazione del segnale immagine, e fornisce il segnale d’uscita differenziale alla frequenza intermedia IF. La progettazione di questo blocco è di fondamentale importanza per il raggiungimento delle specifiche dell’intero circuito.

Come è stato descritto nel §5.5, la migliore soluzione ottimale ai fini della distribuzione del guadagno di conversione fra i vari blocchi consiste nel prevedere che il sommatore contribuisca con un GC di circa 6dBm. Quindi tutti gli sforzi progettuali confluiscono in questa direzione. In realtà è stata valutata anche la possibilità di “distribuire” diversamente il guadagno nei vari blocchi (p.es. aumentando il GC del DC e diminuendo quello del sommatore), ma questa soluzione non è perseguibile in quanto, a parità degli altri parametri, peggiora notevolmente la linearità complessiva.

Pertanto, per la progettazione di questo blocco è stata usata una configurazione Cascode al fine di aumentare sia il guadagno di tensione che l’isolamento e rispettare così le specifiche; il sommatore realizzato è presentato in Fig. 5.21.

Fig. 5.21: Sommatore

Dall’analisi teorica descritta in (§4.4.5) si era ricavato che il guadagno di tensione è calcolabile, con buona approssimazione, dalla relazione:

v 1

out m L

in m EE

v g R

A = v ≅ − g + R

dove REE risulta essere R_EE =(R 2) R_{D E}, visto che gli assi di simmetria circuitali possono essere considerati a massa virtuale. Siccome per motivi di simmetria si sceglie il ponte di resistenze di degenerazione in modo che sia R_E=R_D 2 , segue che

EE D E

R =R 4 R= 2 e quindi si esplicita la dipendenza del guadagno dalla degenerazione di emettitore. Ovviamente un altro parametro su cui agire è la corrente di polarizzazione dei transistori; infatti, l’espressione approssimata del gm risulta g_m ≅I V_{C T}. Al solito, si dovranno effettuare scelte di compromesso per determinare i valori dei componenti;

Cadence è di fondamentale importanza in quanto permette, una volta individuati analiticamente i parametri su cui agire, di ottimizzare il dimensionamento dell’intero blocco. Il valore scelto per la corrente di polarizzazione è dettato dalle esigenze di ottimizzare il Conversion-Gain (GC), il Guadagno di Tensione (AVTOT), e soprattutto la linearità del sommatore e quindi di tutto il circuito. Al limite, se si impone il guadagno risulta proporzionale, tramite , al rapporto fra le resistenze di carico e di degenerazione. Aumentando la degenerazione aumenta l’intervallo di funzionamento lineare e diminuisce il guadagno. Il valore di dovrà essere scelto in modo da migliorare l’adattamento in uscita, cercando di aumentare il massimo trasferimento di potenza.

m EE

g R 1 gm

RL

Le considerazioni precedenti hanno portato al seguente dimensionamento: RL=200 Ω, RE=60 Ω, RD=120 Ω (rispettivamente, resistenza sul collettore, sull’emettitore, e di degenerazione-ponte), mentre la corrente di bias per singolo ramo è I_C =3.8 mA.

Sui collettori dei transistori di uscita è stato previsto un filtraggio, affidato ai gruppi RLCL, al fine di attenuare eventuali armoniche indesiderate; il valore di CL è di 220 fF.

Vista la bassa tensione di alimentazione adottata (VCC=3V), l’uso della configurazione Cascode e del ponte di degenerazione, non è possibile impilare un ulteriore transistore per la polarizzazione in corrente. Allora per imporre la corrente si è scelto di adoperare uno specchio che sfrutta gli stessi transistori di segnale. Questo specchio prevede sull’emettitore di Q1 la presenza di una RE1 di valore uguale ad RE, per evitare demagnificazioni di corrente; inoltre le resistenze di collegamento (RA) tra lo specchio e le basi dei bjt di segnale sono dimensionate in modo da migliorare l’isolamento del segnale utile a IF. È

importante osservare che lo specchio fornisce anche le giuste tensioni alle basi dei transistori QS1-QS4, quindi è necessario disaccoppiare in continua il sommatore dal PPIF utilizzando capacità CSO.

Il partitore resistivo composto da R1, R2 ed RV impone la tensione di polarizzazione sulle basi dei transistori CB (QC1-QC4); il loro valore è scelto in maniera da imporre la tensione voluta fra il collettore e l’emettitore di ciascun dispositivo.

In Fig. 5.22 sono riportati i circuiti di polarizzazione e le etichette per le connessioni al circuito sommatore.

Fig. 5.22: Reti di polarizzazione del Sommatore I valori scelti per il dimensionamento sono:

R1 =2.3 K Ω , R₂ =4.1 K Ω , R_V =500 Ω (resistenze del partitore e di collegamento per le basi dei CB del cascode), CSO=2pF (ogni capacità di disaccoppiamento offre una

72 a f

Req ≅ Ω IF), R_P =263 Ω , R_{E 1} =60 Ω , R_A =1.5 K Ω (resistenze dello specchio di corrente); inoltre, tutti i transistori son npn_121 di area 15.

In fase di progetto abbiamo voluto conservare un grado di libertà da sfruttare durante le misure sul chip. L’idea è quella di far variare manualmente un parametro (in particolare, la corrente di polarizzazione) ed osservare le variazioni delle prestazioni del circuito realizzato. Infatti, tutte le caratteristiche peculiari del sommatore risentono direttamente dal valore della corrente di polarizzazione. La variabilità di questa corrente potrebbe essere ottenuta utilizzando laser trimming o agendo su un potenziometro. Il metodo usato da noi è stato quello di effettuare il tuning di corrente agendo, esternamente, sull’alimentazione

VTUNING dello specchio; nella realizzazione del Layout dovrà essere previsto perciò un apposito PAD per il tuning.

Analogamente a qualche altro blocco precedente, le simulazioni del sommatore sono state effettuate prima come singolo blocco (analisi AC e transient) e successivamente nel circuito completo (PSS, PXF, Pnoise e tran) i cui risultati saranno mostrati in seguito.

Per la valutazione di tutti i parametri, all’uscita di questo stadio è stata usata una porta psin con una resistenza interna pari a 400Ω (impedenza di ingresso del secondo Mixer). Gli altri livelli di segnale sono gli stessi delle simulazioni precedenti.

5.8 Risultati delle simulazioni del circuito complessivo

Le tecniche di indagine per simulare il mixer sono state descritte nel Cap. 3. Essendo un circuito fortemente nonlineare si è fatto ampio uso di analisi dedicate a questi scopi, quali PSS, PXF e Pnoise, oltre alle tradizionali DC, AC e transient. I problemi maggiori si sono avuti con le prime in quanto molto onerose dal punto di vista computazionale e quindi molto lunghe. Il circuito di test prevede la creazione di uno schematico a gerarchia e poi si procede alle simulazioni (cfr. Fig. 5.2). Per effettuare tutte le simulazioni, sono state considerate due porte psin, una per ciascun ingresso (RF e LO), rispettivamente con VRF=−30dBm, fRF=5.25GHz, Resistance=400Ω, e VLO=−3dBm, fLO=4.15GHz, Resistance=50Ω; mentre la porta psin di uscita, che serve unicamente per il prelievo del segnale, prevede solo Resistance=400Ω. Per quanto riguarda i parametri valutati rispetto a tali porte di ingresso o di uscita, occorre precisare che si tratta di parametri riferiti alle porte e quindi comprendenti le rispettive resistenze interne.

5.8.1 Forme d’onda di uscita

Per osservare il segnale in uscita dall’intero circuito, è stata effettuata una analisi transitoria e, successivamente, con l’ausilio della Trasformata Discreta di Fourier (DFT) sono state valutate le componenti frequenziali, dft(Vout) e Vout, riportate in Fig. 5.23a e Fig. 5.23b, rispettivamente.

Fig. 5.23: DFT del segnale di uscita (a) e suo andamento nel tempo (b)

Nelle stesse condizioni di lavoro, il Guadagno di Tensione (di modulazione) del circuito completo (AVTOT), misurato come rapporto fra i livelli di segnale sulla porta IF in uscita al sommatore e quella RF, risulta: A_VTOT ≅2.52 (8dB), in accordo al nostro valore di progetto.

5.8.2 Impedenze

Nella Fig. 5.24 sono riportate, rispettivamente, le impedenze di ingresso (sulla porta

RF) e di uscita (sulla porta IF), da cui risulta che e

.

in_RF

Z =(190-j81)Ω

out_IF

Z =(237-j198)Ω

Fig. 5.24: Impedenza di ingresso Zin_RF