Si voglia effettuare la somma di due numeri binari composti da quattro bit ciascuno, l’

APPUNTI DI ELETTRONICA - SOMMATORI - rel. 01/06 Prof. Domenico Di Stefano pag.28

CIRCUITI SOMMATORI

Si voglia effettuare la somma di due numeri binari composti da quattro bit ciascuno, l’

algoritmo della somma e’ schematizzato nella figura seguente:

fig. 1

In questa:

A3, A2, A1, A0 sono i bit del primo addendo, B3, B2, B1, B0 sono i bit del secondo addendo

Sommando i primi due bit A0 e B0 avremo come risultato dell’ operazione il bit S0 di somma e il bit C0 di riporto, quest’ ultimo andra’ a sommarsi ai bit A1 e B1 e assieme a questi dara’ come risultato il bit S1 di somma e il bit C1 di riporto, ecc. ecc.

Da quanto sopra si capisce che la schema a blocchi della somma dei primi due bit e’ si puo’ rappresentare come segue:

Questo rappresenta un circuito che ha in ingresso i due bit da sommare e restituisce in uscita il bit di somma e il bit di riporto. Il suddetto schema e’ un circuito chiamato HALF ADDER (mezzo sommatore in quanto privo del bit di riporto in entrata).

Invece lo schema a blocchi della somma di due bit successivi ai primi e’ rappresentata

come segue:

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Questo rappresenta un circuito che ha in ingresso i due bit da sommare e il riporto della somma dei due bit precedenti e restituisce in uscita il bit di somma e il bit di riporto da sommare ai due bit successivi. Il suddetto schema e’ un circuito chiamato FULL ADDER (sommatore completo in quanto considera anche il bit di riporto in entrata). A questo punto potremo rappresentare la somma di due numeri di quattro bit, rappresentata in fig. 1, col seguente schema a blocchi completo:

Vediamo ora come realizzare un HALF ADDER utilizzando le porte logiche che conosciamo. Cominciamo col considerare che la tabella di verita’ che rappresenta il circuito che vogliamo realizzare e’ la seguente:

A

B

S

C

0 0 0 0

0 1 1 0

1 0 1 0

1 1 0 1

Si nota facilmente che la colonna Sn associata alle colonne di entrata An e Bn

rappresenta la tabella di verita’ di una porta XOR, mentre la colonna Cn associata alle

colonne An e Bn rappresenta la tabella di verita’ di una porta AND. Il circuito che quindi

realizza un HALF ADDER e’ il seguente:

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Passiamo ora alla realizzazione del circuito del FULL ADDER. La tabella di verita’ che rappresenta il circuito e’ la seguente:

A

B

C

S

C

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

Per ricavare la funzione logiche delle uscite S

e C

dovremo utilizzare due mappe di Karnaugh:

Per la S

00 01 11 10

0 1 1

1 1 1

Si vede subito che questa mappa non ci porta ad una funzione logica minimizzata in quanto non e’ possibile raggruppare in alcun modo gli uno dentro le caselle, la funzione che ricaviamo corrisponde quindi alla prima forma canonica e precisamente:

S

= A

B

C

+ A

B

C

+ A

B

C

+ A

B

C

Per cercare di semplificare la funzione si puo’ mettere in evidenza C

fra il primo e il quarto termine e C

fra il secondo e terzo termine:

S

= C

( A

B

+ A

B

) + C

( A

B

+ A

B

)

Si puo’ subito notare che i due termini in parentesi rappresentano il primo l’ XNOR e il secondo lo XOR fra A

e B

la funzione diventa quindi:

S

= C

A

B

+ C

A

B

Ma anche questa espressione ha la struttura di una porta XOR, quindi la funzione avra’ la forma finale:

S

= C

A

B

e il circuito sara’:

A

B

C

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Per la C

00 01 11 10

Considerando che si possono effettuare tre raggruppamenti di due 1, questa volta e’

possibile ottenere una funzione minimizzata che sara’ :

C

= A

B

+ B

C

+ A

C

Il circuito che la realizza e’ il seguente:

0

1

C

A

B

1 1 1