Analogico e digitale

Lettura analogica di una tensione.

L'informazione  analogica  (tensione)  viene riportata sul quadrante sotto forma  di un angolo proporzionale al valore della  tensione

Lettura digitale di una tensione.

L'informazione  analogica  iniziale  (tensione) viene trasformata in un codice  in cui N circuiti digitali elementari (bit)  comandano  lo  stato  acceso/spento  di  ciascun segmento del display.

Analogico e digitale

Analogico

Un  solo  conduttore  la  cui  tensione  e'  la grandezza fisica di interesse.

Digitale

N conduttori ciascuno dei quali puo' avere  solo  due  valori  possibili  di  tensione,  indicati con 0 e 1. La combinazione di 0 e  1  rappresenta  un  numero  binario,  che  contiene il valore della grandezza fisica di  interesse.

Numeri binari I

I

I I = 0 I = 0

b

₄

 = 1

b

₁

 = 1

b

₀

 = 1 b

₃

 = 0

b

₂

 = 0

Il numero decimale 19  scritto in codice binario

cifra

numero binario

valore della cifra

valore decimale

b₄ b₃ b₂ b₁ b₀

2⁴ 2³ 2² 2¹ 2⁰

1 0 0 1 1

16 + 0 + 0 + 2 + 1 = ¹⁹

Il numero decimale 19  rappresentato mediante  cinque circuiti elettrici  binari.

Conversione binario ↔ decimale

Variabili logiche

I = 0

I

Interruttore chiuso: nel circuito circola corrente.

Valore logico: 1 (oppure vero, +,  acceso, rosso ...)

Interruttore aperto: nel circuito non circola corrente.

Valore logico: 0 (oppure falso, ­,  spento, nero ...)

A

B

A  e  B   sono due variabili logiche.

A = 1 B = 0

Un bit e' una variabile logica binaria che puo' assumere uno di due valori (stati):

0       1 vero         falso rosso        nero

I due circuiti elettrici dello schema contengono ciascuno il valore di un bit.

Algebra di Boole

Operazioni tra variabili logiche

Le tre operazioni logiche elementari tra variabili logiche sono:

AND      OR      NOT

C  =  A  AND  B        La variabile C e' 1 se  A e B  sono entrambe 1; altrimenti e' 0.

C  =  NOT  A       La variabile C e' 1 se  A e'  0;  la variabile  C  e'  0  se  A  e'  1.

C  =  A  OR  B       La variabile C e' 1 se  A oppure B  (o entrambi) sono 1; altrimenti e' 0.

Tavole di verita'

A      B      A   AND  B

0       0       0

0       1       0

1       0       0

1       1       1

A      B      A   OR  B 0       0       0

0       1       1

1       0       1

1       1       1

A      NOT  A 0         1

1         0

A ∧ B A ∨ B ~ A

Algebra di Boole

Operazioni logiche mediante i circuiti elettrici

A B C C  

(lampadina accesa)

  =

 interruttore 

A

 ^chiuso 

e  

interruttore 

B  

^chiuso

C  =  A ∧ B

A B

C  

(lampadina accesa)

  =

 interruttore 

A

 chiuso 

o  

interruttore 

B  

chiuso

C  =  A ∨ B C

A

~ A

A

C C  

(lampadina accesa)

  =

 interruttore 

A

 aperto

C  =  ~ A A

B

A B

A

V

_in

 ( V ) V

_out

( V ) V

_in

R

_B

R

_C

V

_out

V

⁺

 (5V )

0 V 0 V

L H

I

_B

I

_C

Il transistor come interruttore

Parte di unita' di calcolo realizzata a componenti discreti 

Anno Livello di integrazione Circuiti elementari per chip 1950  circuiti a componenti discreti

1960 SSI   Small Scale Integration  < 10

1966 MSI   Medium Scale Integration 10  100

1969 LSI   Large Scale Integration 10

²

  10

³

1975 VLSI   Very Large Scale Integration 10

³

  10

⁶

1990 ULSI   Ultra Large Scale Integration > 10

⁶

Circuiti integrati digitali

Unita' di calcolo di un computer PDP11­23 contenente circuiti integrati  ad alta e a bassa integrazione

MSI VLSI

SSI

ECLTTL LSS ASF ALS CD4000C HCTHC ACTAC AHCFCT AHCTALVC AVCAUC AUP  ABTBCT ALVTLVT BiPolar

CMOS  

BiCMOS

Famiglie logiche attualmente in uso

Transistor­Transistor Logic Emitter coupled logic

Schottky Logic

Low­Power Schottky Logic Advanced Schottky Logic Fast Logic

Advanced Low­Power Schottky Logic CMOS Logic

CMOS Logic

High­Speed CMOS Logic High­Speed CMOS Logic Advanced CMOS Logic Advanced CMOS Logic Fast CMOS Technology

Advanced High­Speed CMOS Advanced High­Speed CMOS

Advanced Low­Voltage CMOS Technology Advanced Very­Low­Voltage CMOS Logic Advanced Ultra­Low­Voltage CMOS Logic Advanced Ultra­Low­Power CMOS Logic BiCMOS Technology 

Advanced BiCMOS Technology Low­Voltage BiCMOS Technology

Advanced Low­Voltage CMOS Technology

Circuiti integrati

della famigla TTL 74xx

Il transistor come interruttore

Circuito NOT a transistor CMOS (Complementary­MOS)

A C A

0 +5 V

in out

transistor nmos transistor pmos s

s d d g

g

b

b

A C

0 +5 V

C  =  ~ A

I due transistor mos funzionano in maniera complementare come due interruttori contrapposti: 

quando la tensione di ingresso e' 0 V il transistor nmos e' spento ed il pmos e' acceso e l'uscita C  e' collegata alla tensione +5  V; viceversa con tensione  di ingresso +5  V il transistor  nmos e'  acceso ed il pmos spento e l'uscita e' collegata alla massa (0 V).

Circuito NOT (inverter) a transistor CMOS

Il transistor mos spento (|V_G| < |V_T|)  presenta  tra  drain  e  source  una  resistenza elevatissima.

Il  transistor  mos  acceso  (|V_G|  >  | V_T|)funziona nella regione lineare e  si  comporta  come  una  resistenza  ohmica di piccolo valore.

Circuito NOT a transistor CMOS

C  =  ~ A A

0 +5 V

in out

transistor nmos transistor pmos s

s d d g

g

b

b

tensione di ingresso

A (V)

tensione  di uscita

C (V)

0 logico 1 logico

V_IL < 1.5 V V_IH > 3.5 V

0 = Low       1 = High

V_OL < 0.05 V V_OH > 4.95 V

V_IL = massima tensione di ingresso con valore 0 (Low) V_IH = minima tensione di ingresso con valore 1 (High) V_OH = minima tensione di uscita al valore 1 (High) V_OL = massima tensione di uscita al valore 0 (Low) Margine di rumore:

V_IL – V_OL = 1.45 V V_IH – V_OH = ­ 1.45 V

Il margine di rumore misura l'ampiezza di un  ipotetico disturbo in grado di far confondere  un livello L con un H o viceversa.

A (V)  I (A)

Corrente attraverso i transistor  durante la commutazione.

Porte logiche in tecnologia CMOS – Porta NAND

NAND (A,B) =   NOT ( AND(A,B) )

C  =  ~ (A ∧ B) A

B

A∧B

A

B C  =  ~ (A ∧ B)

Ogni  operazione  (AND,  OR)  effettuata  con  dispositivi  attivi  (transistor cmos, bjt ecc.) comporta sempre anche una inversione  (NOT). Le operazioni base sono  NAND, NOR  e  NOT.

A      B       ~ (A ∧ B)

0       0       1

0       1       1

1       0       1

1       1       0 A

B

0  5 V 

C  =  ~ (A ∧ B)

nmos nmos pmos s

s d d

g

g

s

d g

s

d g

C  =  ~ (A ∨ B) A

B

A∨B

C  =  ~ (A ∨ B) A

B

A      B       ~ (A ∨ B)

0       0       1

0       1       0

1       0       0

1       1       0 A

B

5 V 

Porte logiche in tecnologia CMOS – Porta NOR

0 

NOR (A,B) =   NOT ( OR (A,B) )

C  =  ~ (A ∨ B)

nmos pmos

s

s

d d

g

g

s d g

s

d

g pmos

Leggi di De Morgan

Le tre operazioni logiche elementari AND, OR e NOT non sono indipendenti:

     ~ ( A ∨ B ) =  ~A ∧ ~B 

       Leggi di De Morgan      ~ ( A ∧ B ) =  ~A ∨ ~B

=

=

A      B       A ∨ B     ~ (A ∨ B)       ~A   ~B 0       0      0       1       1      1 0       1      1       0       1      0 1       0      1       0       0      1 1       1      1       0       0      0

~A ∧ ~B 

A      B       A ∧ B     ~ (A ∧ B)       ~A   ~B 0       0      0       1       1      1 0       1      0       1       1      0 1       0      0       1       0      1 1       1      1       0       0      0

~A ∨ ~B 

I legge

II legge

Porta NAND in tecnologia TTL 

Porta NAND in tecnologia TTL (Transistor Transistor Logic)

Circuito di ingresso equivalente in tecnologia DTL (Diode Transistor Logic)

A B

5 V 

0 

4 k   1.6 k   130   

1 k  

C  =  ~ (A ∧ B) Livelli elettrici delle porte TTL

V_IL = 0.8 V I_IL = ­ 1.6 mA  (0.4) V_IH = 2 V I_IH < 40  A     (20) V_OL  <  0.4 V @ I_OL = 16 mA      (8) V_OH  >  2.4 V @ I_OH = ­800  A   (400) Margine di rumore:

   Low = 0.4 V       High = 0.4 V Fan­out = 10

I valori tra parentesi si riferiscono  alla serie LS.

Numeri binari

Numerazione ottale:

●

 si usano le cifre da 0 a 7

●

 ogni cifra rappresenta 3 bit Numerazione esadecimale:

●

 si usano le cifre da 0 a 9 e i caratteri da A ad F

●

 ogni cifra rappresenta 4 bit

  Numerazione ottale 0 0 0 0    

  1 0 0 1

  2 0 1 0

  3 0 1 1

  4 1 0 0

  5 1 0 1

  6 1 1 0

  7 1 1 1

  Numerazione esadecimale 0 0 0 0 0    

  1 0 0 0 1

  2 0 0 1 0

  3 0 0 1 1

  4 0 1 0 0

  5 0 1 0 1

  6 0 1 1 0

  7 0 1 1 1

8 1 0 0 0 9 1 0 0 1 A 1 0 1 0 B 1 0 1 1 C 1 1 0 0 D 1 1 0 1 E 1 1 1 0 F 1 1 1 1 Esempio:

1 0 1 1 0 0 1 1 ₂  =  2 6 3 ₈  =  B 3 ₁₆  =   179 ₁₀

Codice BCD

Si codifica un numero decimale utilizzando 4 bit per ogni cifra:

179 ₁₀  =  0 0 0 1    0 1 1 1    1 0 0 1

C o d i c i 

Con 8 bit (2

⁸

 = 256 combinazioni) si possono rappresentare:

●

  i numeri interi da 0 a 255

●

  i numeri interi da ­128 a 127

●

  .  .  .  

●

  256 simboli diversi

Il codice ASCII codifica in 8 bit caratteri dell'alfabeto e segni di  interpunzione:

A  =  0 1 0 0 0 0 0 1  =  1 0 1 

₈

  =  41 

₁₆

B  =  0 1 0 0 0 0 1 0  =  1 0 2 

₈

  =  42 

₁₆

C  =  0 1 0 0 0 0 3 1  =  1 0 3 

₈

  =  43 

₁₆

.  .  .  . 

a  =  0 1 1 0 0 0 0 1  =  1 4 1 

₈

  =  61 

₁₆

b  =  0 1 1 0 0 0 1 0  =  1 4 2 

₈

  =  62 

₁₆

. {  =  0 1 1 1 1 0 1 1  =  1 7 3 

₈

  =  7B 

₁₆

. .

C o d i c i 

Con opportuni codici e' possibile rappresentare qualunque  insieme (finito) di oggetti.

Alcuni esempi di colori codificati con il codice RGB a 24 bit (6 cifre esadecimali):

0 0 0 0 0 0

7 F 7 F 7 F

F F 0 0 0 0

A 0 2 0 F 0

0 0 0 0 F F

A D D 8 E 6

0 0 F F 0 0

F F F F 0 0 

F F A 5 0 0

8 B 6 9 1 4

1 E 9 0 F F

9 0 E E 9 0

Logica combinatoria

Una rete logica combinatoria fornisce alle proprie uscite valori logici che sono  funzione esclusivamente dei valori delle variabili logiche di ingresso.

Circuito (semi) addizionatore (half adder)

Un addizionatore di due cifre binarie e' un esempio di logica combinatoria.

Ingressi: A, B  (Rappresentano ciascuna una quantita' numerica 0/1)

Uscite: S, R  (Contengono il valore numerico di A+B.  S = somma; R = riporto)

A      B         R    S 0       0         0     0 0       1         0     1 1       0         0     1 1       1         1     0

A

B R  = A ∧ B 

S  = (A ∨ B ) ∧ ~ (A ∧ B)

½ 

Circuito addizionatore (full adder)

Un  addizionatore  completo  per  numeri  binari  di  N  cifre  deve  prevedere per ogni cifra anche il riporto dalla cifra precedente.

Un addizionatore completo puo' essere ottenuto combinando due  semiadizionatori:

A    B    R

_­1

       S    R 0     0    0         0     0 0     1    0         1     0 1     0    0         1     0 1     1    0         0     1 0     0    1         1     0 0     1    1         0     1 1     0    1         0     1 1     1    1         1     1 A

B

R

S A

B R

S =

A

B

R

S

½  

A

B

R

S

½ 

A

_n

B

_n

R

_n­1

S

_n

R

_n

A

B

R

_­1

S R

=

Semiaddizionatore (half adder)

Addizionatore completo ottenuto combinando due semiaddizionatori ed una porta OR

tavola di verita' dell'addizionatore  completo (full adder)



B A R

_­1

R S

B

₃

A

₃

B

₂

A

₂

B

₁

A

₁

B

₀

A

₀

0

S

₃

S

₂

S

₁

S

₀

R

₃



B A R

_­1

R S 

B A R

_­1

R S 

B A R

_­1

R S

A₃ A₂ A₁ A₀ B₃ B₂ B₁ B₀ S₃ S₂ S₁ S₀ R₃

+

=

{ }

{ }

} {

Addizionatore per due numeri binari di 4 bit.

b

₀

b

₁

b

₂

b

₃

Q

₀

Q

₁

Q

₂

Q

₃

Q

₄

Q

₅

Q

₆

Q

₇

Q

₈

Q

₉

b₃ b₂ b₁ b₀    Q₀   Q₁   Q₂   Q₃   Q₄  Q₅   Q₆   Q₇  Q₈   Q₉ 0   0   0   0     1     0     0     0     0     0     0     0     0     0 0   0   0   1     0     1     0     0     0     0     0     0     0     0 0   0   1   0     0     0     1     0     0     0     0     0     0     0 0   0   1   1     0     0     0     1     0     0     0     0     0     0 0   1   0   0     0     0     0     0     1     0     0     0     0     0 0   1   0   1     0     0     0     0     0     1     0     0     0     0 0   1   1   0     0     0     0     0     0     0     1     0     0     0 0   1   1   1     0     0     0     0     0     0     0     1     0     0 1   0   0   0     0     0     0     0     0     0     0     0     1     0 1   0   0   1     0     0     0     0     0     0     0     0     0     1

Convertitore da codice BCD a decimale

Gli ingressi b₀ . . . b₃ codificano una cifra decimale (0 . . . 9).

L'uscita corrispondente (Q₀ . . . Q₉) diventa 1. Tutte le altre restano 0.

~b

₀

 ∧ ~b

₁

 ∧ ~b

₂

 ∧ b

₃

Tempi di commutazione

La propagazione dei segnali tra ingressi e uscite di una rete  combinatoria non e' istantanea, ma richiede un tempo finito.

t_pHL t_pLH

A,B

Q

Propagazione dei segnali tra ingressi  (A,B) e uscita (Q) di una porta NAND.

A

B Q

t V

Tempi di propagazione in una porta NAND  realizzata con diverse tecnologie (nsec)

    t_pHL      t_pLH typ max  typ  max

7400  (TTL)  7 15  11  22

74LS00 (TTL­LS)  3 10   3  10

74F00 3.2 4.3  3.7   5

74ACT00 (CMOS)  4  7  5.5   9

A C = ~A A ~A C = ~~A

V

_out

V

_in

V

_out

(V

_in

)

V

_out

 = V

_in

Logica sequenziale: flip­flop

Anello con reazione negativa Anello con reazione positiva

Logica sequenziale

flip­flop

Una rete logica sequenziale fornisce alle proprie uscite valori logici che sono funzione  dei valori delle variabili logiche di ingresso e della storia precedente del circuito.

S

R

Q

Q'

circuito bistabile flip­flop di tipo set­reset

S      R         Q    Q' 0       0         1     1 0       1         1     0 1       0         0     1 1       1         0     1 1       1         1     0

Quando gli ingressi S ed R sono entrambi ad 1 ci sono due stati  stabili possibili per le uscite (circuito bi­stabile):

Q = 0   Q' = 1      Q = 1   Q' = 0. 

Lo stato in cui si trova effettivamente il circuito dipende dalla  storia precedente: quale dei due ingressi S o R si e' trovato per  ultimo  nello  stato  0.  Il  circuito  e'  dotato  di  memoria.  Puo'  ricordare 1 bit di informazione.

clocked set­reset flip­flop

S

R

Q

Q'

Quando l'ingresso  C (clock) e' alto (1) i livelli degli ingressi S ed R vengono trasferiti al  flip­flop ed il circuito si comporta come un flip­flop normale di tipo set­reset.

Quando l'ingresso C e' basso, lo stato delle uscite rimane congelato al valore  

Q

 _‐ / 

Q'

_‐   presente prima della transizione 1 → 0 di C.

Se alla  transizione 1 → 0 di C gli ingressi S ed R sono entrambi 1, lo stato 1­1 di Q e Q'  decade in  1­ 0  o  0 ­1  in maniera imprevedibile (race condition).

Se il clock C diventa 1 con S ed R entrambi 0 lo stato delle uscite non viene modificato.

S R C Q Q'

0 0  1

⁰

/

₁ ¹

/

₀

0 1  1 0 1

1 0  1 1 0

1 1  1 1 1

X X  0 Q

 _-

Q'

_-

~ ( S ∧ C )

C

~ ( R ∧ C )

D­type flip­flop  ­  latch

Q

Q' C

D

Il  dato  presente  all'ingresso  D  viene 

trasferito all'uscita Q ( e Q' ) fino a che il  clock C e' alto; quando il  clock C diventa  basso il valore delle uscite viene congelato  ed ogni variazione su D non ha piu' alcun  effetto.

~ ( D ∧ C )

~ ( ~D ∧ C )

C D Q

t

1

0

dipende dalla storia  precedente

Porta di ingresso aperta.

L'ingresso D viene trasferito all'uscita Q.

Porta di ingresso chiusa.

Il valore di  D non ha alcun effetto su Q.

Il  valore  di  Q  alla  chiusura  della porta di ingresso rimane  memorizzato.

Master­Slave D­type flip­flop

master slave

porta di ingresso 

al master porta di ingresso 

allo slave

Q

Q' D

C

Q

_M

Q

_M

'

C ¹

₀

La porta di ingresso al master  e' aperta. Le uscite Q_M e Q_M'  seguono il dato D.

La  porta  di  ingresso  al  master e' chiusa. I valori di  Q_M e Q_M' vengono trasferiti  sullo slave.

D C

Q

Q'

Simbolo del flip­flop  master­slave di tipo D

Shift register

D C

Q D

C

Q D

C

Q D

C

Q D

C

Q

Q₁ Q₂ Q₃ Q₄ Q_n

in

clock

in clock

Q₁ Q₂ Q₃ Q₄

trasferimenti da ingressi D a uscite Q

Master­Slave JK flip­flop

master slave

Q

Q' J

C K

C ¹

₀

Il  dato  Q  e  Q'  entra  nel  master, controllato dagli  ingressi J e K.

Il  dato  viene  trasferito  dal  master  allo  slave  e  appare  come nuova uscita su Q e Q'.

J K Q Q'

0 0   Q

 _­

Q'

_­

0 1   0 1

1 0   1 0

1 1   Q'

_­

Q

 _­

Valori assunti dalle uscite Q  e  Q'  dopo  la  transizione  ↓ del clock C.

J C K

Q

Q'

Rappresentazione schematica  del flip­flop  di tipo JK. 

T type flip­flop ­ contatore

J C K

Q

Q'

J K Q Q'

0 0   Q

 _­

Q'

_­

1 1   Q'

_­

Q

 _­

Il flip­flop di tipo JK con gli ingressi J e  K collegati insieme diventa un flip­flop  ti  tipo  T  (toggle).  Ad  ogni  transizione  da 1 a 0 dell'ingresso C (clock) il valore  delle uscite si inverte se  T = 1, rimane  invariato se T=0.

Valori assunti dalle uscite Q  e  Q'  dopo  la  transizione  ↓ del clock C.

T C

Q

Q'

Q clock (C)

L'uscita Q compie un ciclo completo ogni due cicli dell'ingresso C. Il circuito e' un divisore di frequenza per 2.

Contatore binario (asincrono)

J clock

K

Q

Q'

J C K

Q

Q'

J C K

Q

Q'

J C K

Q

Q' Collegando  in  cascata  piu'  divisori  (flip­flop  di  tipo  T)  si  ottiene  un  contatore  binario:  la  configurazione delle uscite Q rappresenta il numero di impulsi giunti al primo ingresso (clock).

Q_A Q_B Q_C Q_D

1

clock (C)   Q_A Q_B Q_C Q_D

Q_A Q_B Q_C Q_D

0 0 0 0

1 0 0 0

0 1 0 0

1 1 0 0

0 0 1 0

1 0 1 0

0 1 1 0

1 1 1 0

0 0 0 1

C 1

1

1

1

1

1

1

ritardo

Tempi di propagazione – frequenza massima di conteggio

Nel contatore asincrono l'ingresso di ogni flip­flop e' comandato dall'uscita del precedente.

Il  tempo  di  propagazione  dei  segnali  dall'ingresso  all'ultima  uscita  e'  dato  dalla  somma  dei  tempi  di  propagazione attraverso ogni stadio.

Ad esempio, in un flip­flop J­K di tipo TTL­LS, il tempo di propagazione e' circa 18 nsec.

In una catena di 4 stadi tra il segnale all'ingresso clock e l'ultima uscita si ha un ritardo di 72 nsec e quindi una  frequenza massima di conteggio minore di (72 nsec)^­1= 13.9 Mhz.

Si possono realizzare contatori sincroni in cui il segnale di ingresso (clock) e' applicato contemporaneamente  ad ogni flip­flop della catena:

●  ogni  flip­flop  esegue  o  meno  il  conteggio  sulla  base dei  segnali  presenti  sugli  ingressi  J,K  generati  dalle  uscite degli stadi precedenti;

●  ogni  flip­flop  “sa”  in  anticipo  se  dovra'  cambiare  stato  al  successivo  segnale  di  clock  e  di  conseguenza  quando questo arriva tutti gli stadi commutano contemporaneamente.

Schema di principio di un contatore sincrono a quattro bit

Contatore sincrono

J

K Q

Q' C

clock 1

Q_A Q_B Q_C Q_D

Q_A Q_A ∧ Q_B Q_A ∧ Q_B ∧ Q_C

Ogni flip­flop commuta al successivo passaggio del clock da 1 a 0 se il suo ingresso JK e' 1.

Il tempo di propagazione dal segnale di clock ad ogni uscita e' quello di commutazione del singolo flip­flop.

J

K Q

Q' C

J

K Q

Q' C

J

K Q

Q' C

Contatore sincrono a 4 bit 74xx163A 

Contatore modulo N

Orologio digitale

Computer

Contatore 74LS163A 

SSI     Small Scale Integration (~ 10) MSI    Medium Scale Integration (~ 100) LSI     Large Scale Integration (~ 1k)

VLSI  Very Large Scale Integration (~ 10k) . . . . 

. . . . 

Contatore 74LS163A 

Contatore modulo N

Un  contatore  modulo  N  conta  ciclicamente gli impulsi al suo ingresso  (clock) da 0 a N­1:

0    1     2  .  .  .   N ­ 2    N ­ 1    0    1  .  .   . 

e  fornisce  all'uscita  un  impulso  ogni  N  impulsi  di  ingresso  (divisore  di  frequenza per N).

+5 R_C Q_A Q_B Q_C Q_D E_T L_D

C_L C_k A B C D E_P G

74xx163A

1 8

16 9

schema base di un  contatore modulo N

+5 +5

+5 +5

clock

C_L Q_A Q_B Q_C Q_D R_C L_D

1 0 1 0

1 0 1 0 1 0 1 0 1 0

1100 12    (3)

1101 13   (2)

1110 14    (1)

1111 15    (0)

1100 12    (3)

1101 13    (2) Quando  le  uscite  Q  sono  tutte  1 

diventa 1 anche l'uscita R_C (riporto)  mentre  l'ingresso  L_D  (load)  diventa  0, predisponendo per il caricamento  dei dati.

Al  successivo  fronte  di  salita  del clock viene caricato il dato  presente agli ingressi A B C D  (1100) ed R_C torna a zero.

logica positiva

logica negativa

0 1

Visualizzazione dei dati

+5 R_C Q_A Q_B Q_C Q_D E_T L_D

C_L C_k A B C D E_P G

74xx163A

1 8

16 9

+5 conteggio

1      2      4      8

segnale di clock

load

+5

Stato basso (< 0.4 V): led acceso Stato alto (> 2.4 V): led spento 470 

Circuito di pilotaggio di un diodo led I_L

Si possono utilizzare diodi led (light emitting diode)  per  visualizzare  lo  stato  logico  dei  segnali  del  circuito.

I diodi led (rossi) a base di semiconduttori composti  (areniuro  di  gallio)  hanno  una  tensione  di  polarizzazione diretta V_D ≃ 1.5 V.

Una porta della serie TTL­LS puo' erogare (assorbire  –  sink)  nello  stato  basso  una  corrente  I_L  =  8  mA  a  V_OL = 0.4 V.

Con R = 470  si ha nel led una corrente:

I_D = (5 – 1.5 ­ 0.4) V / 470  = 6.6 mA Il  led  viene  pilotato  con 

logica  negativa:  acceso  per  indicare lo stato Low (0).

Non e' possibile accendere un led con una porta TTL nello stato alto in quanto I_OH = 800 A.

+5 R_C Q_A Q_B Q_C Q_D E_T L_D

C_L C_k A B C D E_P G

1 8

16 9

1 2

3

4 5

6 10

9

8

+5 +

10 F

0 +

 1         2         4         8

6 x 470 

74xx163A

+ + + +

+

+ +

+ +

+

Contatore modulo N (1 ≤ N ≤ 16) 

1 Gli ingressi enable E_P ed E_T non sono utilizzati e sono  in posizione sempre attivi.

L'ingresso clear C_L non e' utilizzato ed e' in posizione  inattivo.

Il segnale di riporto R_C viene combinato con il segnale  clock per ridurre la durata del segnale load L_D al solo  mezzo ciclo low del clock.

La  lunghezza  del  conteggio  viene  programmata  mediante  ponticelli.  In  logica  negativa:  ponticello  inserito  =  1;  il  valore  impostato  indica  l'inizio  del  conteggio,  decrescente  fino  a  zero;  i  led  (a  logica  negativa) riportano il conteggio in discesa.

La porta NAND all'ingresso serve solo a ridurre il fan­

in del circuito (circuito buffer).

2

3

4

5

R_C

~clock L_D

~clock

2 1

1 3

clock

~clock

4 5

Caratteristiche elettriche 

del  74LS163A

Tempi di commutazione 

del  74LS163A

Tempi di commutazione 

del  74LS163A

+5 R_C Q_A Q_B Q_C Q_D E_T L_D

C_L C_k A B C D E_P G

74HC00

1 8

16 9

1 2

3

4 5

6 10

9

8

+5 +

~clock

10 F

0 +

 1         2         4         8

Contatore programmabile

modulo N (1 ≤ N ≤ 16) 

6 x 470 

74HC163A 74HC00

+ + + +

+

+ +

+ +

+

6 x 470 

Vista dal lato dei componenti

10 F

+

a k

diodi led k a

xyz

+

condensatore  elettrolitico

Contatore programmabile modulo N   (1 ≤ N ≤ 16) 

● Collegare un generatore all'ingresso ~clock; 

regolare  per  una  frequenza  bassa  (<  10  Hz)  e  verificare  che  la  sequenza  di  conteggio  sia  corretta, per diversi valori di N.

●  Aumentare  la  frequenza  di  clock  e  misurare  (con l'oscilloscopio) i ritardi tra l'ingresso  C_k e  le  uscite  Q  ed  R_C ed  il  tempo  di  propagazione  attraverso le porte NAND.

●Aumentare  ancora  la  frequenza  e  determinare  (se  possibile)  la  frequenza  massima  di  conteggio.

+5 R_C Q_A Q_B Q_C Q_D E_T L_D

C_L C_k A B C D E_P G

74HC00

1 8

16 9

1 2

3

4 5

6 10

9

8

+5 +

~clock

10 F

0 +

 1         2         4         8

6 x 470 

74HC163A 74HC00

+ + + +

+

+ +

+ +

+