Per quanto riguarda la conversione di segnali in continua dobbiamo dire che non è semplice parlare di parametri caratterizzanti perché la maggior parte di questi vengono da test e misure fatte su segnali in AC e non si trovano trattazioni adegua- te in letteratura. Quello che si fa è dare quindi un’interpretazione adeguatamente consistente alle espressioni conosciute per segnali sinusoidali.
La situazione che ci interessa, e che si trova in molti prodotti commerciali, è quella di avere un certo numero di linee di ingresso, selezionate ad esempio da un multiplexer, che vengono portate in ingresso all’ADC, come in Figura 2.2.
Figura 2.2: Schema generale di ingresso ad un ADC con multiplexer per gestire più ingressi
Un parametro fondamentale è quindi il settling time dell’ADC, ovvero il tempo che intercorre fra la presentazione della grandezza in ingresso al convertitore e la disponibilità del dato valido in uscita. In particolare, nei convertitori delta- sigma, si parla di dato valido perché in uscita al convertitore c’è il filtro digitale che intrinsecamente non raggiunge il valore di regime istantaneamente, ma dopo un certo tempo che si traduce in numero di cicli che si ripetono alla frequenza di
Convertitori delta-sigma in DC 25 Nyquist, la quale come detto nel capitolo precedente è fN = 2Bs. Se si usa un
CIC, il suo tempo di andata a regime è equivalente ad un numero di cicli pari al suo ordine, quindi, ad esempio, un CIC di ordine 3 produrrà inizialmente 3 dati da scartare e il quarto dato sarà quello valido. Questo è quello che succede quando il MUX cambia la linea d’ingresso, l’ADC si troverà un nuova grandezza in continua da convertire, si può spiegare bene come se il convertitore avesse in ingresso una forma d’onda a gradini ed ogni volta che fa un gradino ha un certo settling time (pari all’inverso della frequenza di presentazione dei dati in uscita moltiplicato per l’ordine del filtro) per andare a regime, come si vede dalla Figura 2.3.
Figura 2.3: Temporizzazione e settling time per due ingressi diversi e sucessivi presentati al convertitore con un CIC di ordine 3
Nel paragrafo precedente è stata introdotto il termine σn come la deviazione stan-
dard del rumore randomico modellizzato come variabile Gaussiana e nella (2.3) è stata legata alla risoluzione effettiva del convertitore. Quando si parla di segnali in continua, visto che in uscita idealmente il dato digitale sarà una certa codifica costante, si può considerare la σncome la deviazione standard delle varie codifiche
che si presentano. Avendo così definito la σn si può ricavare la risoluzione effettiva
del convertitore quando in ingresso si ha un segnale in continua.
Un parametro particolarmente importante per la conversione di segnali in conti- nua è l’accuratezza. Per errore di accuratezza si intende quanto la codifica del dato in uscita è distante da quella che dovrebbe essere quella ideale. L’errore di accuratezza è determinato sia da problemi che affliggono in particolare gli in- gressi in continua sia dalle molte non idealità presenti nell’implementazione di un convertitore delta-sigma e che a breve verranno illustrate.
Convertitori delta-sigma in DC 26
2.2.1
Cicli limite
Quando il segnale d’ingresso è costante, il fenomeno dei cicli limite può presen- tarsi in uscita, cioè si può osservare l’uscita del modulatore oscillare presentando sequenze di campioni periodiche. Descriveremo il fenomeno per un modulatore del primo ordine, di cui possiamo rappresentare il modello blocchi introdotto nella Figura 2.4 anche nel seguente modo:
Figura 2.4: Modello a blocchi di un modulatore del primo ordine
dove U (z) è l’ingresso, Y (z) è il segnale dopo l’integrazione, e V (z) è l’uscita del modulatore. Si può quindi scrivere
Y (z) = z−1Y (z) + U (z) − z−1V (z) (2.4) che nel dominio tempo-discreto diventa
y(n) = y(n − 1) + u(n) − v(n − 1) (2.5)
Dal momento che assumiamo di utilizzare un ADC e un DAC ad 1 bit nel modu- latore (e quindi l’ADC è banalmente un comparatore) allora si può scrivere che v(n) = sgn (y(n)) e la (2.5) diventa
y(n) = y(n − 1) + u(n) − sgn (y(n − 1)) (2.6) Per quanto riguarda il DAC lo consideremo ideale, cioè fornisce come tensio- ni analogiche esattamente +VREF e −VREF, quindi da ora consideremo tutto
normalizzato alla VREF.
Assumiamo adesso che l’ingresso costante sia u = ab, per cui a e b sono numeri interi, dispari e positivi, non hanno fattori a comune e vale 0 < a < b. Si conosce anche lo stato iniziale y(0) (e quindi anche v(0)), che deve essere minore dell’unità in valore assoluto, cioè minore della VREF. Se il convertitore funziona, il valor
medio dell’uscita digitale sarà un’accurata rappresentazione dell’ingresso. Facciamo un esempio con a = 5, b = 7 e y(0) = 0 e applichiamo la (2.6).
Convertitori delta-sigma in DC 27 n 0 1 2 3 4 5 6 7 y(n) 0 −2 7 10 7 8 7 6 7 4 7 2 7 0 v(n) 1 −1 1 1 1 1 1 1
Si può notare come y(7) = y(0) e v(7) = v(0), quindi c’è evidentemente una periodicità che inoltre è pari a b. Osservando la riga di v(n) si nota inoltre come all’interno del periodo il valor medio dei campioni sia 1−1+1+1+1+1+17 = 57 e si può quindi dire che in questa situazione il modulatore lavora perfettamente. Più in generale, se ci mettiamo nelle condizioni prima dette, avremo che in uscita ci sarà una sequenza periodica di campioni (con periodo pari a b cicli di clock), dei quali
a+b
2 assumeranno il valore +1 e b−a
2 assumeranno il valore −1.
Queste sequenze periodiche sono chiamate appunto cicli limite e si può dimostrare che si presentano anche se a o b sono pari, ma sempre e solo se il rapporto è un numero razionale. Se invece il valore costante è un numero irrazionale la periodicità non si presenta [14][9].
Data la periodicità nel dominio frequenziale troveremo delle righe ad f = 0 (che rappresenta il valor medio dell’ingresso costante) e a multipli di fs/b. Le righe
oltre la continua generalmente non sono un problema finchè b < 2 · OSR (perché il filtro passa-basso digitale taglia ad una frequenza pari a f = fs
2·OSR), ovvero
generalmente cadono fuori dalla banda del segnale d’interesse. La situazione più problematica è infatti quando il segnale costante d’ingresso è molto vicino ai limiti della dinamica, perché in questo caso b non rispetta la condizione e i disturbi finiscono nella banda del segnale.
I cicli limite sono una caratteristica intrinseca del modulatore delta-sigma e costi- tuiscono un problema (visto che introducono una componente a frequenza nulla su cui il noise shaping non riesce ad agire), anche se spesso la loro potenza è trascura- bile, da gestire eventualmente. Come avevamo accennato nel capitolo precedente una contromisura che generalmente si adotta è la tecnica del Dithering.
Si aggiunge del rumore elettrico in ingresso di ampiezza massima pari ad 1 LSB in modo che l’uscita del convertitore commuti intorno a due livelli adiacenti. Questa operazione può essere vista come una modulazione della componente DC, la quale quindi viene distribuita nell’intervalo [0, fs/2]. Il segnale di rumore inserito viene
quindi scelto in modo che la maggior parte della sua componente spettrale risulti fuori dalla banda del segnale e che verrà quindi reiettato dal filtro passa-banda digitale.
Nel prossimo paragrafo andremo ad analizzare le non idealità più importanti e influenti nell’implementazione di un convertitore delta-sigma.
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