Università di Pisa
Dipartimento di Ingegneria dell’Informazione
Informatica, Elettronica e Telecomunicazioni
Corso di studi in
Ingegneria Elettronica
Tesi di Laurea Magistrale
Progetto di un convertitore
delta-sigma a 20 bit ottimizzato per
segnali in continua
Relatori:
Candidato:
Prof. Paolo Bruschi
Mattia Cicalini
Prof. Massimo Piotto
Ing. Alessandro Catania
Abstract
L’obiettivo di questa tesi è stato la progettazione di un convertitore analogico-digitale delta-sigma ad alta risoluzione (20 bit) per la lettura di sensori integrati e per sistemi di impedenziometria. Generalmente per queste applicazioni i segnali trattati hanno una frequenza coincidente o molto prossima alla continua (fino ad un centinaio di Hz), quindi particolare attenzione è stata prestata all’ottimizzazio-ne delle prestazioni in queste condizioni, soprattutto per la all’ottimizzazio-necessità di reiettare disturbi prodotti da queste pratiche.
Partendo dalle specifiche di risoluzione e di range di frequenze di campionamento e di consumo di potenza, abbiamo preliminarmente esplorato lo spazio di proget-to per un modulaproget-tore delta-sigma del secondo ordine tempo-discreproget-to (Figura 1), utilizzando due tool software presenti in ambiente MATLAB/Simulink: il "delta-sigma Toolbox", per il calcolo dei coefficienti del convertitore in base alla topologia scelta e alle specifiche da soddisfare, e il "SD Toolbox", con il quale è stato possi-bile modellizzare le principali non idealità del modulatore ed eseguire simulazioni comportamentali per verificare il corretto funzionamento del sistema.
Figura 1: Schema a blocchi del sistema implementato
Per ottenere una risoluzione così elevata è necessario prestare molta attenzione alle fonti di disturbo del convertitore quali l’offset e il rumore elettrico del modulatore, composto dal rumore dovuto all’attività di campionamento e dal rumore termi-co e flicker degli amplificatori. Oltre all’implementazione della tecnica chopper standard, come tecnica dinamica per la cancellazione dell’offset e del rumore flic-ker, è stata valutata la stessa tecnica anche a livello dell’intero modulatore (e non solo all’amplificatore operazionale del primo integratore) e denominata Chopper
Abstract ii System-Level (CHS). Con il "SD Toolbox" è stato modellizzato il rumore flic-ker e implementata tale tecnica su Simulink, raggiungendo ottimi risultati nella cancellazione di esso.
Dopo aver verificato il comportamento teorico del sistema e aver ottenuto indica-zioni sui dimensionamenti necessari per soddisfare le specifiche forniteci, è stato possibile procedere con la progettazione elettrica di ogni blocco del sistema per cui è stato utilizzato il processo CMOS UMC a 0.18µm. L’ambiente di progettazione elettrica è Cadance Virtuoso, mentre il simulatore utilizzato è Spectre.
Figura 2: Schema circuitale completo dell’amplificatore con le tecniche chopper e gain boosting
Per la progettazione elettrica, oltre alla cancellazione dell’offset e del rumore flicker, si è dovuto prestare particolare attenzione al guadagno in continua dell’amplifi-catore operazionale del primo integratore, sia per gestire eventuali deadzone del convertitore (per le quali concorre anche il guadagno in continua dell’amplifica-tore del secondo integradell’amplifica-tore), sia per raggiungere l’accuratezza e le specifiche di risoluzione desiderate. Il guadagno dell’op-amp si è rivelato infatti insufficiente al raggiungimento di un errore di gain inferiore al LSB, portandoci ad adottare la tecnica del gain boosting per aumentarlo (implementazione op-amp folded cascode con tecnca chopper e gain booging in Figura 2). Per implementare tale tecnica, che si basa sull’utilizzo di ulteriori amplificatori per aumentare la resistenza di uscita della struttura cascode in uscita all’op-amp, diversamente da ciò che viene
Abstract iii comunemente fatto, si sono utilizzati degli inverter in classe A, in modo da pri-vilegiare un minor consumo di corrente e un minor ingombro. Tale soluzione si è verificata però efficiente fino ad una frequenza di campionamento del sistema pari circa a 50kHz, a causa dell’introduzione da parte di questa tecnica di una coppia polo-zero (doublet) che rallenta molto i transitori. Un miglioramento di questo problema è stato applicato adottando una soluzione di Slew Rate Enhancement, in modo da rendere più veloce il transitorio di andata a regime dell’integratore ogni volta che deve compiere un gradino.
Un altro fattore che degrada il guadagno in continua del primo op-amp è quello di avere due coefficienti moltiplicativi diversi per gli ingressi del secondo integra-tore. In questo modo non si ha la stessa condizione presente in ingresso al primo integratore (dove i coefficienti moltiplicativi dell’ingresso e del segnale di feedback sono gli stessi), avendo così una corrente media assorbita nulla, che quindi va a caricare il primo op-amp, degradandone il guadagno in continua. Per il nostro sistema questo è particolarmente critico, in quanto vanificherebbe l’effetto di in-cremento della resistenza d’uscita del primo amplificatore ottenuto tramite il gain boosting: la soluzione adottata è stata quindi un partitore resistivo in modo da implementare il coefficiente moltiplicativo desiderato.
La variabilità delle resistenze dovuta al processo di produzione è stata simulata variando il coefficiente desiderato del 10% con il "SD Toolbox" ottenendo una STF e una NTF invariate rispetto a quelle desiderate, a conferma della validità della soluzione adottata. Un vantaggio di questa soluzione è quello di evitare l’introduzione di due ulteriori condensatori per l’implementazione del coefficiente diverso, che permette di risparmiare area di integrazione.
Figura 3: Risposta del convertitore ad una tensione continua con sovrapposizione di un’onda quadra
iv Come filtro digitale è stato scelto un CIC del terzo ordine, architettura molto vantaggiosa per le nostre applicazioni, il quale è stato descritto in linguaggio HDL Verilog e implementato sia in ambiente MATLAB/Simulink per le simulazioni comportamentali sia nell’ambiente in Virtuoso, in modo da poter simulare elet-tricamente l’intero sistema. É stato necessario progettare un filtro CIC con OSR programmabile, di modo che il nostro sistema sia versatile sia per le diverse appli-cazioni che per i diversi segnali che devono essere convertiti; il vantaggio fornito dal filtro CIC è quello di avere dei nulli posizionati a frequenze multiple del rap-porto fs/OSR. I nulli sono dunque "progettabili" in modo da poter reiettare
possibili artefatti fuori banda, come per esempio l’offset ripple introdotto dal-l’utilizzo di modulazione chopper, o i prodotti di demodulazione delle misure di impedenziometriche.
Per le simulazioni elettriche sono state eseguite simulazioni AMS su Cadence Vir-tuoso, all’interno di cui è stato importato anche il filtro CIC, e presenta risultati soddisfacenti sia per quanto riguarda la risoluzione effettiva (18 bit) sia per la reiezione di disturbi sovrapposti alla continua, di cui un esempio è riportato in Figura 3: stimolando il sistema con una continua e un’onda quadra a essa so-vrapposta, si vede chiaramente come il convertitore reietti il disturbo e converta perfettamente la continua.
Indice
Abstract i
Indice iv
Elenco delle Figure vii
Introduzione 1
1 Introduzione ai Convertitori delta-sigma 3
1.1 Convertitori Analogico-Digitali . . . 3
1.2 Caratterizzare un ADC . . . 4
1.2.1 Parametri statici . . . 6
1.2.2 Parametri dinamici . . . 8
1.3 ADC Nyquist-rate e con Oversampling . . . 10
1.4 Convertitori Analogico-Digitali delta-sigma . . . 14
1.4.1 Modulatore del primo ordine . . . 15
1.4.2 Modulatore del secondo ordine . . . 18
1.4.3 Filtro digitale . . . 20
2 Convertitori delta-sigma in DC 22 2.1 Conversione di un segnale sinusoidale . . . 22
2.2 Conversione di un segnale in continua . . . 24
2.2.1 Cicli limite . . . 26
2.3 Non idealità di un convertitore delta-sigma . . . 28
2.3.1 Rumore termico e rumore dell’amplificatore operazionale . . 28
2.3.1.1 Rumore termico degli switch . . . 28
2.3.1.2 Rumore dell’amplificatore operazionale . . . 30
2.3.2 Guadagno in continua finito dell’amplificatore operazionale . 31 2.3.2.1 Dead zones . . . 31
2.3.3 Banda finita dell’amplificatore operazionale . . . 33
2.3.4 Slew rate dell’amplificatore operazionale . . . 34
2.3.5 Saturazione dell’amplificatore operazionale . . . 35
2.4 SD Toolbox . . . 36
2.4.1 Simulazione di un segnale d’ingresso sinusoidale . . . 36
2.4.2 Simulazione di segnali d’ingresso in continua . . . 40
2.4.2.1 Errore di guadagno . . . 42 v
vi
2.4.2.2 Dead zones . . . 47
3 Progettazione di sistema 49 3.1 Specifiche per la lettura di sensori integrati . . . 49
3.2 Progettazione ad alto livello del modulatore . . . 51
3.2.1 Ordine e topologia del modulatore . . . 51
3.2.2 Sintesi del modulatore . . . 53
3.2.3 Rumore termico e di quantizzazione riportato in ingresso . . 55
3.2.4 Chopper System-Level . . . 60
3.2.5 Temporizzazione . . . 63
3.3 Progettazione del filtro digitale . . . 66
3.3.1 Descrizione HDL del filtro . . . 68
3.3.2 Simulazione digitale del filtro . . . 74
4 Progettazione elettrica del modulatore delta-sigma 77 4.1 Progettazione dei due integratori . . . 77
4.1.1 Primo integratore . . . 77
4.1.1.1 Generatore di clock a due fasi non sovrapposte . . 81
4.1.1.2 Carica iniettata degli switch e tecnica BPS . . . 82
4.1.2 Secondo Integratore . . . 83
4.2 Progettazione dell’amplificatore operazionale . . . 85
4.2.1 Rumore termico e rumore flicker . . . 86
4.2.2 Dimensionamento . . . 89
4.2.3 Controllo di modo comune . . . 93
4.2.4 Tecnica di cancellazione dell’offset e del rumore flicker . . . . 94
4.2.5 Gain boosting . . . 97
4.2.6 Progettazione del comparatore . . . 99
4.2.7 Progettazione del DAC . . . 102
5 Simulazioni elettriche 103 5.1 Amplificatore operazionale . . . 103 5.2 Integratori . . . 107 5.3 Comparatore . . . 109 5.4 Convertitore . . . 110 Conclusioni 114 Bibliografia 116
Elenco delle figure
1 Schema a blocchi del sistema implementato . . . i
2 Schema circuitale completo dell’amplificatore con le tecniche chop-per e gain boosting . . . ii
3 Risposta del convertitore ad una tensione continua con sovrapposi-zione di un’onda quadra . . . iii
1.1 Diagramma a blocchi di un generico ADC [6] . . . 4
1.2 Caratteristica ideale ingresso-uscita di un generico ADC perfetto . . 5
1.3 Errore di quantizzazione . . . 6
1.4 Offset . . . 7
1.5 EPL e errore di gain . . . 7
1.6 INL (errore di non linearità integrale) . . . 8
1.7 DNL (errore di non linearità differenziale) . . . 8
1.8 Grafici nel dominio frequenziale del segnale d’ingresso dopo il cam-pionamento con e senza oversampling [4] . . . 10
1.9 Schema a blocchi di una generica architettura di un convertitore Nyquist-rate . . . 11
1.10 Confronto delle densità spettrali di potenza del rumore di quantiz-zazione in un convertitore Nyquist-rate e con oversampling . . . 12
1.11 Blocchi principali di un ADC ∆ − Σ . . . 14
1.12 Diagramma a blocchi di un ADC ∆ − Σ del primo ordine . . . 15
1.13 Modello linearizzato del modulatore sigma-delta del primo ordine . 16 1.14 Densità spettrale di potenza del rumore di quantizzazione in uscita dal modulatore delta-sigma . . . 17
1.15 Diagramma a blocchi di un ADC ∆ − Σ . . . 19
1.16 Schema a blocchi di un generico filtro digitale passa-basso . . . 20
1.17 Schema a blocchi di un filtro CIC del terzo ordine . . . 21
2.1 Probabilità di presentazione di valori di rumore all’interno di vari intervalli . . . 23
2.2 Schema generale di ingresso ad un ADC con multiplexer per gestire più ingressi . . . 24
2.3 Temporizzazione e settling time per due ingressi diversi e sucessivi presentati al convertitore con un CIC di ordine 3 . . . 25
2.4 Modello a blocchi di un modulatore del primo ordine . . . 26
2.5 Integratore switched-capacitors . . . 28
Elenco delle Figure viii 2.6 Circuito per il campionamento di una tensione in un condensatore
(a) e grafico di più campionamenti successivi (b) . . . 29
2.7 Circuito reale per il campionamento di una tensione in un conden-satore . . . 29
2.8 Raffigurazione della dead zone intorno a u = 0 per A0 = 1000 e VREF = 1 V . . . 33
2.9 Errore relativo rispetto al rumore di quantizzazione in banda base in funzione dello slew rate dell’amplificatore . . . 35
2.10 Modellizzazione di un modulatore delta-sigma del socondo ordine e delle sue non idealità su Simulink . . . 37
2.11 Modellizzazione delle non idealità dell’amplificatore operazionale utilizzato per l’implementazione dell’integratore . . . 37
2.12 Istogrammi dei valori di tensione in uscita dai due integratori . . . . 38
2.13 PSD del modulatore delta-sigma simulato con scala frequenziale logaritmica . . . 39
2.14 Confronto delle PSD di un modulatore delta-sigma ideale e di uno con tutte le non idealità . . . 40
2.15 Risposta in frequanza di un filtro CIC del terzo ordine con fs= 100 KHz e OSR = 512 con l’asse delle ascisse in scala logaritmica . . . 41
2.16 Zoom della risposta in frequenza di un filtro CIC del terzo ordine con fs = 100 KHz e OSR = 512 con l’asse delle ascisse in scala lineare 41 2.17 Confronto delle caratteristica ingresso-uscita del sistema per bassi valori del guadagno dell’amplificatore operazionale e di quella ideale 43 2.18 Differenza tra valore ideale e valore in uscita dal sistema (errore assoluto) per diversi valori di A0 . . . 43
2.19 Differenza tra valore ideale e valore in uscita dal sistema (errore relativo rispetto al valore ideale) per diversi valori di A0 . . . 44
2.20 Valore dei campioni in uscita al sistema per A0 = 40 · 103 . . . 45
2.21 Valore dei campioni in uscita al sistema al variare di A0 con Vin = 0.5V e OSR = 4096 . . . 46
2.22 Dead zone intorno all’origine . . . 47
2.23 Dead zone intorno a Vin = 0.5 V . . . 48
3.1 Struttura CIFB del modulatore del secondo ordine . . . 52
3.2 Struttura CIFF del modulatore del secondo ordine . . . 52
3.3 Struttura con error-feedback del modulatore del secondo ordine . . 53
3.4 Rappresentazione nel piano complesso di poli e zeri della NTF . . . 54
3.5 Diagramma di Bode di ampiezza in funzione della frequenza nor-malizzata . . . 54
3.6 Top-level del primo integratore . . . 55
3.7 Valore della capacità CA in funzione di OSR e N0 per VREF = 1.8 V 58 3.8 Valore della capacità CA in funzione di OSR e N0 per VREF = 3.3 V 59 3.9 Diagramma a blocchi della tecnica Chopper System-Level . . . 61
Elenco delle Figure ix 3.11 Ampiezza della risposta in frequanza del FCI e della NTF e STF
per fs = 1M Hz e fch = fs/64 . . . 62
3.12 Risoluzione effettiva del sistema (ENOB) in funzione della frequenza di corner del rumore flicker . . . 63
3.13 Densità spettrale di potenza all’uscita del modulatore applicando CHS a fch= fs/OSR (fs = 1M Hz e OSR = 512), senza applicarlo e risposta in ampiezza del filtro CIC . . . 63
3.14 Risoluzione effettiva del sistema (ENOB) in funzione della frequenza di CHS per una fissata frequenza di corner del rumore flicker . . . . 64
3.15 Schema a blocchi del nostro modulatore del secondo ordine con topologia CIFB . . . 64
3.16 Segnale di clock che scandisce le due fasi di funzionamento degli integratori switched-capacitors . . . 65
3.17 Struttura del filtro CIC . . . 67
3.18 Simulazione con NCLaunch del comportamento del filtro CIC . . . 76
4.1 Top-level del primo integratore . . . 78
4.2 Configurazione del primo integratore durante la fase 1 . . . 79
4.3 Configurazione del primo integratore durante la fase 2 . . . 80
4.4 Temporizzazione del clock a due fasi non sovrapposte . . . 81
4.5 Generatore di clock a due fasi non sovrapposte . . . 81
4.6 Top-level del primo integratore con tecnica BPS . . . 83
4.7 Temporizzazione dei segnali a due fasi non sovrapposte con tecnica BPS . . . 83
4.8 Schema a blocchi del nostro modulatore delta-sigma del secondo ordine con il doppio DAC . . . 84
4.9 Partitore resistivo che produce il coefficiente k . . . 85
4.10 Schematico circuitale dell’amplificatore operazionale folded cascode fully-differential utilizzato . . . 87
4.11 Schematico circuitale della bias chain . . . 92
4.12 Schema circuitale del CMFB dinamico . . . 93
4.13 Tecnica chopper in un sistema fully-differential . . . 95
4.14 Topologia adottata per la tecnica chopper . . . 96
4.15 Struttura cascode con gain boosting . . . 97
4.16 Implementazione della tecnica gain boosting in un ramo di uscita del nostro amplificatore . . . 98
4.17 Schema circuitale completo dell’amplificatore con le tecniche chop-per e gain boosting . . . 99
4.18 Schema circuitale completo del comparatore . . . 100
4.19 Schema circuitale del pre-amplificatore . . . 101
4.20 Schema a blocchi del comparatore latchato con pre-amplificatore . . 101
4.21 Schema circuitale del DAC . . . 102
Elenco delle Figure x 5.2 Dinamica differenziale di uscita dell’amplificatore con gain boosting
e senza gain boostin in un piccolo range della tensione differenziale d’ingresso . . . 104 5.3 Confronto fra i moduli delle risposte in frequenza dell’amplificatore
operazionale con e senza gain boosting . . . 105 5.4 Confronto fra le fasi delle risposte in frequenza dell’amplificatore
operazionale con e senza gain boosting . . . 106 5.5 Densità spettrale di potenza di rumore dell’amplificatore
operazio-nale riportato in ingresso . . . 106 5.6 Transitorio dell’uscita del primo integratore e relativi ingressi . . . . 108 5.7 Zoom del transitorio di uscita del primo integratore . . . 108 5.8 Isteresi del comparatore . . . 109 5.9 Caratteristica ingresso-uscita del convertitore con e senza gain
boo-sting . . . 110 5.10 Risposta del convertitore alla successione di due gradini . . . 111 5.11 Conversione di una sinusoide a bassa frequenza . . . 112 5.12 Reiezione di un disturbo ad onda quadra sovrapposto ad una continua113
Introduzione
I convertitori delta-sigma sono i convertitori analogico-digitali (ADC) più adatti per la digitalizzazione ad alta risoluzione (16-20 bit) di segnali analogici carat-terizzati da una banda (Bs) che si estende dalla continua a qualche centinaia di
Hz (range tipico di segnali di uscita della maggior parte dei sensori integrati). Questa architettura (che rientra nella categoria di convertitori con oversampling) permette di raggiungere risoluzioni fino a 20 bit usando le tecnologie standard dei circuiti integrati (l’incremento di risoluzione si ottiene distribuendo il rumore del convertitore su una banda molto ampia rispetto a Bs e filtrando digitalmente la
bit-stream in uscita dall’ADC), a differenza delle architetture Nyquist-Rate (le quali campionano il segnale con una frequenza pari a 2Bs), che per raggiungere
risoluzioni comparabili necessitano l’utilizzo di sofisticate tecniche di calibrazione e trimming che incidono molto sul costo del prodotto.
Queste caratteristiche rendono i convertitori delta-sigma molto appetibili per molte applicazioni, come audio, ricevitori in sistemi di comunicazione, lettura di sensori integrati e sistemi di misurazione. In questo lavoro ci concentreremo principal-mente sulle applicazioni di lettura di sensori integrati e sistemi di misurazione, in particolare per misure di impedenziometria. Per entrambe le applicazioni avremo un ampio range di frequenze di segnali da trattare, di cui le frequenze più critiche sono quelle prossime o coincidenti con la continua.
I convertitori delta-sigma possono essere implementati nella versione tempo-continua o tempo-discreta. L’approccio più utilizzato è quello tempo-discreto con una so-luzione basata su circuiti switched-capacitors. Infatti questo tipo di circuiti pos-sono essere realizzati facilmente con una tecnologia standard CMOS e integrati in sistemi mixed-signal senza significative degradazioni delle prestazioni.
Dopo un’accurata analisi si è concluso come un convertitore delta-sigma del se-condo ordine sia particolarmente adatto per la lettura di sensori integrati e per i sistemi di impedenziometria.
In questo lavoro di tesi sono state valutate anche varie tecniche non standard per migliorare diversi problemi noti. É stata, per esempio, presa in esame la tecnica del gain boosting per fronteggiare il guadagno finito dell’amplificatore operazionale (il quale limita la risoluzione del sistema introducendo errori). Inoltre si è valutata una tecnica chopper che agisce a livello di sistema (Chopper System-Level), oltre
Introduzione 2 all’applicazione della tecnica chopper standard che viene implementata all’am-plificatore operazionale del primo integratore. Per quanto riguarda il problema dell’iniezione di carica dovuta agli switch è stata implementata una tecnica nota per la riduzione di essa, detta anche Bottom Plate Sampling.
Nel capitolo 1 si introducono i parametri caratterizzanti di un ADC con i quali se ne valutano le prestazioni, si analizzano le differenze tra i convertitori Nyquist-Rate e quelli con oversampling, e infine si effettua un’analisi teorica del convertitore delta-sigma del primo e del secondo ordine.
Nel capitolo 2, dopo un breve confronto tra la conversione di segnali sinusoidali e di segnali in continua con un delta-sigma, vengono analizzate le principali non idealità del convertitore delta-sigma e di come esse possano essere modellizzate su MATLAB/Simulink attraverso uno specifico tool (SD Toolbox).
Nel capitolo 3 vengono definite le specifiche di progetto per il nostro sistema e si effettua la progettazione ad alto livello del modulatore (ausiliati dal deltasigma Toolbox, un altro tool software dell’ambiente MATLAB) e la progettazione del filtro digitale.
Nel capitolo 4 si analizza la progettazione elettrica di ogni singolo blocco che costituisce il modulatore e vengono inoltre affrontate e descritte ampiamente le diverse tecniche utilizzate e la loro implementazione.
Nel capitolo 5 vengono riportati i risultati delle simulazioni elettriche, sia dei singoli blocchi più critici che dell’intero sistema, con particolare attenzione al rispetto delle specifiche fornite.
Capitolo 1
Introduzione ai Convertitori
delta-sigma
1.1
Convertitori Analogico-Digitali
I convertitori analogico-digitali (ADC) sono circuiti elettronici utilizzati nell’in-terfacciamento fra mondo analogico e mondo digitale. Ad esempio, in natura i segnali fisici sono di tipo analogico (temperatura, pressione, tasso d’umidità, ve-locità, altitudine, ecc.), cioè possono assumere un numero infinito di valori reali all’interno di un determinato intervallo. Quando si devono compiere operazioni come la memorizzazione dei dati acquisiti, oppure la loro elaborazione, passare nel mondo digitale, (effettuare quindi una quantizzazione ed ottenere valori discreti) ha enormi vantaggi, soprattutto in termini di velocità e robustezza agli errori. I campi in cui sono maggiormente utilizzati sono l’audio, in cui è desiderata un’al-ta risoluzione per raggiungere l’alun’al-ta fedeltà (Hi-Fi), le telecomunicazioni, in cui si predilige la velocità e la precisione, i radar, in cui sono importanti sia velocità che risoluzione, e negli ultimi anni, con l’avvento dei sensori integrati, anche la lettura di sensori necessita di ADC con specifiche peculiari. In particolare, la risoluzio-ne dipende principalmente dalla risoluziorisoluzio-ne del sensore utilizzato ovvero dal suo range dinamico, che può essere molto elevato, mentre per quanto riguarda la velo-cità non c’è bisogno di spingersi molto in alto dal momento che molte grandezze di interesse variano abbastanza lentamente, generalmente quindi lavoreremo con bande prossime alla continua.
Per effettuare la conversione di un segnale analogico variabile nel tempo è necessa-rio, prima di effettuare la quantizzazione, individuare, istante dopo istante, alcuni valori di tensione da sottoporre successivamente alla quantizzazione. Questa è l’o-perazione di campionamento e viene effettuata ad intervalli di tempo costanti. Più è elevata la frequenza di campionamento (cioè più vicini nel tempo sono i punti che approssimano il segnale) migliore sarà l’approssimazione. Per non perdere in-formazione si segue il Teorema di Nyquist-Shannon che afferma che la frequenza
Introduzione ai Convertitori delta-sigma 4 di campionamento deve essere almeno doppia della banda del segnale di ingresso:
fs ≥ 2Bs (1.1)
Prima del campionamento è importantissimo che sia presente un filtro anti-aliasing che è un filtro passa basso che reietta tutte le componenti superiori alla frequenza del segnale. Ciò è importante perché il rumore si estende fino ad alte frequenze e tutto il rumore presente al di sopra della frequenza del segnale sarebbe riportato in banda base (come conseguenza del campionamento) tramite il fenomeno del foldover comportando perciò una degradazione del rapporto segnale/rumore con conseguente perdita di efficienza della conversione.
Figura 1.1: Diagramma a blocchi di un generico ADC [6]
Dopo il filtro anti-aliasing e dopo aver campionato si effettua la quantizzazione che, al contrario del campionamento, non ha una condizione grazie alla quale non si commettono errori o perdite di informazione, l’errore è inevitabile e in seguito ne vedremo l’entità e la gestione.
1.2
Caratterizzare un ADC
Per caratterizzare un ADC è importante definire alcune grandezze e alcuni para-metri che però non sempre vengono accettati universalmente, ma che sono utili per la nostra descrizione.
D’ora in avanti il nostro ADC è un sistema che riceve in ingresso una tensione analogica Vin e in corrispondenza di istanti discreti, ad intervalli regolari fra loro,
scanditi per esempio da un segnale di clock, produce in uscita una stringa di N bit [bN-1,bN-2,...,b1,b0] che risultano la codifica del segnale d’ingresso. Per la
natura della conversione ovviamente avverrà che ogni valore della Vin avrà una
sua codifica, mentre non è vero il contrario perché ogni codifica corrisponderà a più valori della tensione d’ingresso. Per caratterizzare l’ADC in esame è utile far corrispondere una tensione d’uscita convertita (Vout) alla stringa prodotta dal
convertitore. La legge che adotteremo per metter in relazione ingresso e uscita (caratteristica del convertitore) è la seguente
Introduzione ai Convertitori delta-sigma 5 in cui la tensione di uscita è proporzionale alla quantità binaria rappresentata dalla stringa di bit generata dal convertitore. Il termine ∆V, dato da ∆V = VF S/2N
in cui VFS è la tensione di fondo scala e quindi il massimo valore della tensione
d’ingresso, rappresenta il passo (in tensione) che c’è fra un bit e il successivo. Non è altro che la risoluzione del convertitore, ovvero la minima frazione della VFS che
garantisce una variazione della stringa binaria in uscita, ed è quindi anche il valore che assume il bit meno significativo (LSB, Least Significant Bit ). In altri termini
Figura 1.2: Caratteristica ideale ingresso-uscita di un generico ADC perfetto
la risoluzione di un ADC indica il numero di valori discreti in grado di produrre in uscita ed è definita generalmente in bit. Se in uscita viene prodotta una stringa di N bit allora l’ADC avrà una risoluzione di N bit, ovvero in base alla tensione di fondo scala VFS, la tensione analogica quantizzata in uscita avrà 2N livelli di
tensione possibili, che differiscono di VFS/2N nel caso di ADC unipolare. Se invece
l’ADC è bipolare e simmetrico, ovvero che produce sia valori positivi che negativi in un range [−VF S, VF S], scriveremo la caratteristica del convertitore come
Vout = ∆V (−(bN −12N −1) + bN −22N −2+ ... + b121+ b0) (1.3)
dove usiamo una codifica in Complemento a 2 per la stringa di bit in uscita (quindi il bit più significativo adesso è quello del segno) e il termine ∆V è il doppio del caso precedente, cioè ∆V = 2 · VF S/2N. Questa appena descritta è la risoluzione
teorica dell’ADC, in realtà alla fine il nostro convertitore avrà una risoluzione effettiva (ovviamente minore di quella teorica), dettata dagli errori e dalle non idealità presenti nei circuiti elettrici. La risoluzione effettiva rappresenta quindi il numero di bit in uscita che non sono affetti da non idealità, come il rumore, o da errori. Ad esempio quindi se ho un ADC con una risoluzione teorica di 20 bit magari la sua risoluzione effettiva è di 18 bit perché i 2 bit meno significativi commutano continuamente a causa del rumore o di altre non idealità e errori.
Introduzione ai Convertitori delta-sigma 6 Uno di questi è l’errore prodotto dalla quantizzazione (a causa della risoluzione finita, infiniti valori della tensione d’ingresso vengono rappresentati da un numero finito di codici) e che viene detto appunto errore di quantizzazione () che è pari alla differenza fra la Vout e la Vin
= Vout− Vin
L’entità dell’errore di quantizzazione sarà in valore assoluto al massimo pari ad 1 LSB, per simmetrizzare il sistema però si può traslare la caratteristica ingresso-uscita (Figura 1.2) di una quantità pari a ∆V /2 verso sinistra in modo tale che l’errore sia compreso tra −∆V /2 e ∆V /2 con errore massimo in valore assoluto di LSB/2 e valor medio nullo.
Figura 1.3: Errore di quantizzazione
Nell’ipotesi che esso sia una variabile aleatoria uniformemente distribuita (si par-lerà allora di rumore di quantizzazione) tra −∆V /2 e ∆V /2 (se il segnale è abba-stanza ampio da spaziare tutta la dinamica d’ingresso), il suo valore quadratico medio è pari a hv2
nqi = (∆V )2/12 .
Per la caratterizzazione dell’ADC generalmente si introducono inoltre dei parame-tri statici e dei parameparame-tri dinamici.
1.2.1
Parametri statici
End Point Line (EPL)
É la retta che congiunge gli estremi della caratteristica reale ingresso-uscita del-l’ADC presi a distanza ∆V /2 dalla prima e dall’ultima transizione. Alcuni para-metri caratterizzanti l’ADC si riferiscono alla EPL, un esempio è il guadagno del convertitore che viene definito come la pendenza della EPL.
Offset
Si deve distinguere fra offset in uscita e offset in ingresso. A causa delle non idealità si può avere uscita non nulla quando l’ingresso è nullo, questo è l’offset
Introduzione ai Convertitori delta-sigma 7 in uscita ed è pari all’intercetta della EPL con l’asse delle ordinate. L’offset in ingresso è invece il valore dell’ingresso per cui l’uscita risulta essere nulla ed è pari all’intercetta della EPL con l’asse delle ascisse. In assenza di offset la EPL passa per l’origine.
Figura 1.4: Offset
Errore di guadagno (o di gain)
É dato dalla differenza tra la pendenza della EPL della caratteristica ideale (retta passante per l’origine con pendenza unitaria) e quella della EPL reale. Per cal-colarlo si prende la differenza fra la caratteristica reale e quella ideale a distanza ∆V /2 dall’ultima transizione dopo che l’offset è stato compensato.
Figura 1.5: EPL e errore di gain
INL (Integral Non Linearity)
É la massima distanza verticale fra la caratteristica reale ingresso-uscita del con-vertitore e la sua EPL. Viene spesso quantificato in funzione dell’LSB.
DNL (Differential Non Linearity)
É la massima differenza di ampiezza orizzontale fra i gradini della caratteristica reale ingresso-uscita del convertitore e quelli della caratteristica ideale (il gradino della caratteristica ideale è ovviamente ampio 1 LSB). Anche questo viene spesso quantificato in funzione dell’LSB.
Introduzione ai Convertitori delta-sigma 8
Figura 1.6: INL (errore di non linearità integrale)
Sia INL che DNL vanno calcolati a meno dell’errore di guadagno. Questo infatti produce una contrazione (o dilatazione) uniforme di tutti gli intervalli, e quindi una differenza rispetto all’LSB ideale (ovvero il ∆V con la sua definizione che cambia nel caso di un ADC unipolare e uno bipolare). Quindi prima di calcolare INL e DNL si deve correggere l’errore di guadagno.
Figura 1.7: DNL (errore di non linearità differenziale)
1.2.2
Parametri dinamici
SNR (Signal-to-Noise Ratio)
Generalmente si manda in ingresso all’ADC un segnale sinusoidale e si calco-la il rapporto tra i valori efficaci del segnale d’ingresso e del rumore. Se come fonte di rumore si considera solo il rumore di quantizzazione si definisce anche SQNR (Signal-to-Quantization Noise Ratio). Viene normalmente espresso in dB nel seguente modo
SN R = VRMSsignal VRMSnoise = VRMSsignal hvnqi (1.4) SN R|dB = 20 · log VRMSsignal VRMSnoise (1.5) Nel caso in cui il segnale d’ingresso (sinusoidale o tono puro) sfrutta l’intera dina-mica del convertitore (e il suo valore efficace risulta quindi pari a VF S
Introduzione ai Convertitori delta-sigma 9 solo il rumore di quantizzazione (hvnqi = ∆V /
√
12) si ottiene una formula nota
SN R = VF S 2√2 VF S 2N · 1 √ 12 = r 12 8 · 2 N = r 3 2· 2 N (1.6) SN R|dB= N · 20 log 2 + 10 log 3 2 = 6.02 · N + 1.76 (1.7) in cui N rappresenta il numero di bit di risoluzione. Idealmente quindi ogni volta che la risoluzione aumenta di un bit si ha un incremento del rapporto segnale-rumore di circa 6 dB.
THD (Total Harmonic Distorsion)
Essendo il convertitore un sistema affetto potenzialmente da non linearità a causa dei dispositivi elettronici utilizzati, quando in ingresso è presente un segnale sinu-soidale, in uscita non sarà presente una sola armonica. Il THD misura il rapporto tra la somma delle potenze delle armoniche diverse dalla fondamentale e il valore efficace della fondamentale stessa.
SINAD (Signal-to-Noise and Distorsion Ratio)
Proprio a causa della non linearità e della presenza in uscita di armoniche diverse dalla fondamentale spesso si preferisce non usare come parametro l’SNR ma il SINAD, il quale esprime il rapporto tra il valore efficace del segnale d’ingresso e la somma tra la potenza dovuta al rumore e quella dovuta alle prime (generalmente le prime 5) armoniche più significative dopo la fondamentale
SIN AD = √ VRMSin
PD+ PNOISE
(1.8)
ENOB (Effective Number of Bits)
Ci dà un’indicazione sul degrado delle prestazioni dell’ADC. Si sfrutta il SINAD per avere un’idea dell’effettivo numero di bit di risoluzione del convertitore. Si calcola come il numero di bit di risoluzione che l’ADC dovrebbe avere, conside-rando solo il rumore di quantizzazione, per avere un rapporto segnale rumore pari al SINAD
SIN AD|dB = 6.02 · EN OB + 1.76 (1.9)
Dato che il SINAD è sempre minore del rapporto tra segnale e rumore di quantiz-zazione (a parità di numero N di bit) allora l’ENOB risulterà sicuramente minore di N.
Dynamic Range (DR)
É il rapporto fra l’escursione massima del segnale (ovvero la tensione di fondo scala) e la minima quantità rilevabile (ovvero la risoluzione, ma può essere visto
Introduzione ai Convertitori delta-sigma 10 anche come il livello di rumore nel convertitore). Viene espresso in dB e come andiamo a vedere è direttamente proporzionale al numero di bit del convertitore
DR|dB = 20 log VFS ∆V = 20 log VFS VFS 2N = 20 log 2N = 20 · N log 2 (1.10)
In questo caso si può anche definire il DR come il massimo numero di livelli della grandezza in ingresso che può essere discriminato.
1.3
ADC Nyquist-rate e con Oversampling
Gli ADC possono essere suddivisi in due categorie in base alla frequenza di campio-namento: si parla di convertitori Nyquist-rate e di convertitori con oversampling, o con sovracampionamento, di cui fanno parte i convertitori delta-sigma.
I Nyquist-rate campionano il segnale alla minima (spesso per sicurezza poco di più della minima) frequenza che garantisce l’assenza di aliasing secondo il Teorema di Nyquist-Shannon visto in precedenza. Si campiona alla frequenza minima perché un aumento di quest’ultima non si tradurrebbe in un vantaggio in termini di risoluzione.
Figura 1.8: Grafici nel dominio frequenziale del segnale d’ingresso dopo il campionamento con e senza oversampling [4]
I convertitori con oversampling invece campionano il segnale d’ingresso ad una frequenza molto più elevata di quella minima andando poi a filtrare digitalmente i dati di uscita. Il filtraggio differenzia gli ADC con oversampling dai Nyquist-rate perché li rende sistemi con memoria, cioè i dati in uscita dipendono dai campioni precedenti, mentre ciò non accade per i Nyquist-rate i quali eseguono la conver-sione senza memoria della storia precedente. Il principale vantaggio nell’uso dei convertitori con oversampling è un aumento della risoluzione a parità di condizioni spostando parte della complessità dal dominio analogico a quello digitale.
Considerando una generica architettura per un convertitore Nyquist-rate vediamo che è sempre presente un DAC (Digital to Analog Converter) che converte il codice
Introduzione ai Convertitori delta-sigma 11
Figura 1.9: Schema a blocchi di una generica architettura di un convertitore Nyquist-rate
binario presente sull’uscita in una tensione analogica che meglio approssima l’in-gresso e va a compararla con la tensione d’inl’in-gresso stessa. Il DAC è il principale responsabile della limitata risoluzione di questi tipi di convertitore. Ad esempio una comune implementazione di un DAC è un partitore di tensione programmabile la cui architettura viene chiamata generalmente "resistor string" ed è costituita da uno stesso numero di resistori e switch pari a 2N, dove N è sempre il numero di bit
di risoluzione. Per avere la risoluzione desiderata ovviamente necessiteremo che i resistori in seguito alle procedure di fabbricazione abbiano un errore di matching molto limitato. Si può dimostrare per esempio che in un DAC a 12 bit per avere un errore accettabile (fra il valore nominale e quello in uscita) l’errore di matching fra i resistori deve essere minore dello 0.05%, specifica che può essere ottenuta con un accurato layout e con l’uso di area non minima per i resistori. Per avere risoluzioni più spinte però, e quindi un errore ancora più piccolo, si deve ricorrere a tecniche di trimming post-processo, come il laser trimming, che viene effettuato dopo aver fatto opportune misure sul chip. Tutto ciò aumenta ovviamente i costi di fabbricazione di un convertitore in maniera sensibile sia perchè queste tecniche sono molto costose sia perché aumentare la risoluzione significa aumentare la com-plessità, ovvero come abbiamo visto il numero di componenti (resistori e switch raddoppiano ogni volta che si aumenta un bit di risoluzione).
La tecnica dell’oversampling è in grado di superare questa limitazione consentendo in pratica di avere vantaggi in termini di risoluzione campionando ad una frequenza più alta e filtrando in seguito il rumore di quantizzazione fuori dalla banda del segnale. La possibilità di filtrare senza perdere informazione è data proprio dal fatto che si aumenta la frequenza di campionamento, in un Nyquist-rate invece dal momento che la frequenza di campionamento è pari al doppio della banda del segnale non si può filtrare senza eliminare componenti frequenziali in cui è presente il segnale, come si vede dalla Figura 1.8.
Per capire il vantaggio dell’oversampling bisogna comunque assumere che la den-sità spettrale di potenza del rumore di quantizzazione sia costante in tutto il dominio frequenziale tempo-discreto e che il segnale e il rumore di quantizzazione siano processi indipendenti. Queste assunzioni sono approssimazioni non del tutto
Introduzione ai Convertitori delta-sigma 12 rigorose e che quindi comporteranno limitazioni ai vantaggi ottenibili con l’over-sampling, mediamente però ci si avvicina abbastanza ai risultati ottenuti facendo tali premesse. Come visto in precedenza la potenza del rumore di quantizzazione è indipendente dalla frequenza e pari a hv2
nqi = (∆V )2
12 mentre la densità spettrale
di potenza è data dalla potenza totale del rumore sulla banda di interesse che in questo caso è data dalla frequenza di campionamento
Snq(f ) = (∆V )2 12 · 1 fs (1.11) Da questa formula e dall’assunzione che la densità spettrale di potenza del rumore di quantizzazione è costante nella banda di interesse si può capire come aumentare la frequenza di campionamento dia benefici, la stessa potenza è infatti "spalmata" su un intervallo frequenziale più ampio e quindi la densità spettrale del rumore di quantizzazione nella banda del segnale (che è quella che rimarrà dopo il fil-traggio) è ridotta, con un conseguente ovvio aumento della risoluzione visto che dopo aver filtrato il rumore di quantizzazione totale risulterà minore rispetto ad un convertitore Nyquist-rate.
Figura 1.10: Confronto delle densità spettrali di potenza del rumore di quantizzazione in un convertitore Nyquist-rate e con oversampling
Vediamo come si può mostrare questo concetto anche numericamente. Definiamo prima di tutto il fattore OSR, ovvero l’Oversampling Ratio, come il rapporto fra la frequenza di campionamento e due vole la banda del segnale
OSR = fs 2Bs
(1.12) Possiamo inoltre sfruttare la relazione che c’è fra SNR e risoluzione, consideriamo infatti due diversi ADC con risoluzione N1 e N2 e rispettivamente SNR1 e SNR2 i
loro rapporti seganle rumore. Sfruttando la (1.6) si può scrivere SN R2
SN R1
= 2(N2−N1) (1.13)
Se poi i due convertitori hanno la stessa tensione di fondo scala, VF S, il massimo
Introduzione ai Convertitori delta-sigma 13 dalla (1.4) si ha SN R2 SN R1 = hvnq1i hvnq2i (1.14) e risulta quindi N2− N1 = log2 hvnq1i hvnq2i (1.15) che mette in relazione la differenza in termini di risoluzione con il rapporto del rumore di quantizzazione dei due ADC.
Per valutare l’aumento di risoluzione che ci offre la tecnica dell’oversampling con-sideriamo che hvnq1i si riferisca ad un convertitore Nyquist-rate, mentre hvnq2i
ad uno con oversampling. Se andiamo a valutare la potenza totale del rumore di quantizzazione dopo il filtraggio passa-basso (che esclude tutte le componenti frequenziali oltre quelle in cui è presente il segnale) in entrambi i casi, si ottiene
hv2
nq1i = Snq−N R· 2Bs
hvnq22 i = Snq−OS· 2Bs
dove Snq−N R è la densità spettrale di potenza del rumore di quantizzazione del
convertitore Nyquist-rate e vale Snq−N R = (∆V )
2 12 1 fs = (∆V )2 12 1 2Bs (in cui fs = 2Bs
secondo il Teorema di Nyquist-Shannon), mentre Snq−OS è quella del convertitore
con oversampling e vale Snq−OS = (∆V )
2
12 1 fs =
Snq−N R
OSR (da questa formula si nota
co-me in un convertitore con oversampling la densità spettrale di potenza del rumore di quantizzazione sia ridotta del fattore OSR rispetto ad un convertitore Nyquist-rate). Adesso si può scrivere il rapporto fra i termini di rumore di quantizzazione come hvnq1i hvnq2i = s Snq−N R Snq−OS = s Snq−N R Snq−N R OSR =√OSR (1.16)
e sostituendo questo nella (1.15) si ha che N2− N1 =
1
2log2(OSR) (1.17)
che significa che la risoluzione aumenta di un bit ogni volta che il fattore OSR quadruplica. Per raggiungere questo risultato quindi non è stata migliorata l’ac-curatezza dei componenti utilizzati, come abbiamo visto era necessario in un’archi-tettura Nyquist-rate, ma è stata solo incrementata la frequenza di campionamento. C’è da dire però che dover quadruplicare l’OSR per acquistare un bit di risoluzione non è molto efficiente perché per raggiungere incrementi di risoluzione significativi dovremo campionare a frequenze molto alte, il che si paga in termini di consumo di potenza. Un ulteriore miglioramento è stato raggiunto con l’introduzione del Noi-se Shaping utilizzato anche nei convertitori delta-sigma e che verrà analizzato nel paragrafo successivo.
Introduzione ai Convertitori delta-sigma 14 Un altro problema si presenta quando in ingresso all’ADC c’è un segnale costante. Se il valore dell’ingresso non è esattamente pari ad uno dei livelli rappresentati in uscita dall’ADC la differenza fra il valore rappresentato dal livello e il valore dell’ingresso è, come abbiamo già detto, il rumore di quantizzazione che però, dal momento che stiamo trattando un valore costante sarà anche esso costante e loca-lizzato a f = 0 nel dominio frequenziale. Questo costituisce un problema perché il processo di filtraggio risulta essere inutile. La soluzione adottata è la tecnica del Dithering (si aggiunge del rumore fuori banda per far sì che i livelli di uscita com-mutino anche per un ingresso in DC, spalmando così il rumore di quantizzazione su tutto il dominio frequenziale tempo discreto) la quale sarà affrontata insieme a tutte le problematiche degli ingressi in DC ad un convertitore delta-sigma nel capitolo successivo.
1.4
Convertitori Analogico-Digitali delta-sigma
I convertitori ∆−Σ (trattati molto dettagliatamente in [14] sono particolari conver-titori con oversampling che riescono a raggiungere risoluzioni abbastanza elevate grazie alla tecnica del noise shaping, il cui principio è quello di eseguire un filtrag-gio passa-alto del rumore di quantizzazione o per meglio dire è una tecnica che non altera la potenza totale del rumore ma sposta buona parte di questa fuori dalla banda del segnale, e costituiti da due blocchi principali: un modulatore e un filtro (digitale).
Figura 1.11: Blocchi principali di un ADC ∆ − Σ
Questo particolare tipo di convertitore include molti tipi diversi di architetture e uno dei vantaggi che offre è quello di ridurre il legame tra linearità (per la precisione dei componenti) e risoluzione, ne è infatti un esempio il fatto che il modulatore può utilizzare al suo interno un ADC e un DAC a 1 bit (ovvero rispettivamente un comparatore e un DAC intrinsicamente lineare dal momento che ha due soli livelli).
Uno dei parametri più importanti di un delta-sigma è l’ordine del modulatore, il quale determina, come vedremo, l’aggressività del noise shaping (lasciando meno rumore nella banda del segnale) ma anche la complessità. In questo lavoro saranno trattati ADC delta-sigma tempo-discreto (fra le tante architetture sono possibili anche implementazioni tempo-continue) con modulatori del primo e del secondo ordine. Una possibile architettura è quella rappresentata in Figura 1.12.
Introduzione ai Convertitori delta-sigma 15
Figura 1.12: Diagramma a blocchi di un ADC ∆ − Σ del primo ordine
Il modulatore ∆ − Σ è quello contenuto dal rettangolo tratteggiato in rosso ed è un circuito totalmente analogico, mentre il filtro digitale sta ovviamente al di fuori. L’ADC e il DAC presenti nel modulatore hanno lo stesso numero di bit (n), che come abbiamo detto in precedenza può anche essere pari ad 1, ed è anche la situazione che verrà presa in considerazione d’ora in avanti. L’ADC (che quindi è un comparatore) produce un codice Dst che può essere pari a 0 o a 1 se il segnale
che gli arriva in ingresso sta rispettivamente sotto o sopra una determinata soglia. vst è la tensione che corrisponde al codice di Dst che va in ingresso sia al DAC
che al filtro digitale. Il DAC è posto nel percorso di feedback e dal codice Dst
produce la tensione analogica vdac che può coincidere o meno con vst (per esempio
se il sistema è raziometrico produrrà +VDD e −VDD, dove VDD è la tensione di
alimentazione, altrimenti si può anche produrre una certa VREF e quindi +VREF o
−VREF). Il segnale d’ingresso Vine il segnale vdacvengono combinati e poi, essendo
un sistema tempo-discreto, campionati all’ingresso del blocco H, che quindi viene caratterizzato bene da una funzione di trasferimentop nel dominio Z.
Nei paragrafi successivi entreremo nel dettaglio del blocco H per un modulatore del primo e del secondo ordine e del filtro digitale.
1.4.1
Modulatore del primo ordine
Il segnale in ingresso al modulatore (dopo essere stato combinato con il segnale di feedback) viene campionato ad una frequenza fs superiore alla banda del segnale
di un fattore OSR. Lo schema principale di un modulatore del primo ordine è quello visto in Figura 1.12, per capire meglio come funziona il sistema si utilizza in genere una schematizzazione linearizzata.
Il codice digitale in uscita dall’ADC è stato sostituito con la tensione che lo rap-presenta, l’ADC (che è il responsabile della funzione di quantizzazione) è diventato semplicemente un elemento che somma al segnale l’errore di quantizzazione (vnq)
Introduzione ai Convertitori delta-sigma 16
Figura 1.13: Modello linearizzato del modulatore sigma-delta del primo ordine
il questo sistema si può ottenere un’espressione per la vst (stringa che entrerà nel
filtro digitale) che la lega sia al segnale d’ingresso che al rumore di quantizzazione: vst(z) = [Vin(z) − vst(z)]H(z) + vnq(z) vst(z) = H(z) 1 + H(z)Vin(z) + 1 1 + H(z)vnq(z)
dove 1+H(z)H(z) = ST F (z) è la Signal Transfer Function e 1+H(z)1 = N T F (z) è la Noise Transfer Function, e quindi
vst(z) = ST F (z) · Vin(z) + N T F (z) · vnq(z) (1.18)
Nella banda del segnale vorremmo ottenere una STF che non altera il segnale d’ingresso e quindi con una risposta il più possibile piatta e pari ad uno, al massimo ritardata, e una NTF più bassa possibile (per attenuare il rumore di quantizzazione nella banda di interesse). La migliore soluzione è utilizzare per il blocco H(z) un integratore tempo-discreto:
H(z) = z
−1
1 − z−1 (1.19)
che può anche essere rappresentata nel modello linearizzato semplicemente come un blocco che introduce un ritardo di un ciclo di clock. Con questa H(z) la STF e la NTF diventano: ST F (z) = z−1 1−z−1 1 + 1−zz−1−1 = z−1 (1.20) N T F (z) = 1 1 + 1−zz−1−1 = 1 − z−1 (1.21)
Nel dominio tempo-discreto la STF coincide con un semplice ritardo di un ciclo di clock che non altera il segnale, mentre la NTF ha la classica forma di una derivata nel dominio tempo discreto che quindi elimina le componenti in continua e attenua molto quelle a bassa frequenza, che è proprio quello che volevamo.
Il noise shaping si traduce proprio nella forma che assume la NTF. Per spiegare meglio il fenomeno è utile passare nel dominio della frequenza con la trasformazione z = ejωT, dove T = 1
Introduzione ai Convertitori delta-sigma 17 quale ricordiamo che è OSR volte quella di un convertitore Nyquist-rate e quindi anche del doppio della banda del segnale) ottenendo quindi:
N T F (jω) = 1 − e−jωT = e−jωT2 ejω T 2 − e−jω T 2 = e−jω T 2 · 2j sin ωT 2 (1.22) che con la sostituzione ω = 2πf diventa
N T F (f ) = e−jπf T · 2j sin (πf T ) (1.23) Come si nota dalla (1.18) il modulatore delta-sigma produce un’uscita con il ru-more di quantizzazione filtrato dalla NTF, a differenza di un semplice convertitore con oversampling. La densità spettrale del rumore di quantizzazione all’uscita del modulatore delta-sigma (Sn−DS(f )) si può calcolare quindi nel seguente modo:
Sn−DS(f ) = Sn−OS · |N T F (f )| 2 = Sn−OS · 4 sin2 πf fs (1.24) dove Sn−OS è la densità spettrale di potenza del rumore di quantizzazione prodotta
da un semplice convertitore con oversampling con frequenza di campionamento pari a fs.
Figura 1.14: Densità spettrale di potenza del rumore di quantizzazione in uscita dal modulatore delta-sigma
In Figura 1.14 si vede molto bene l’effetto del noise shaping visto che normalmente la banda del segnale Bs è molto più piccola di fs/2 e quindi la densità
spettra-le di potenza del rumore di quantizzazione nella banda del segnaspettra-le (curva rossa nella fascia celeste) è molto più bassa di quella di un semplice convertitore con oversampling (curva verde).
Per stimare il guadagno in termini di risoluzione che il convertitore delta-sigma offre, dobbiamo calcolare la potenza del rumore di quantizzazione nella banda del segnale, che non è altro che la potenza del rumore in uscita dal filtro digitale
Introduzione ai Convertitori delta-sigma 18 passa-basso che chiameremo vn−out.
hv2 n−outi = Z Bs −Bs Sn−DS(f ) df = Sn−OS Z Bs −Bs 4 sin2 πf fs df (1.25)
ma dal momento che fs 2Bs e che ci interessa la NTF per f ≤ Bs fs, allora
l’argomento del seno è 1 e possiamo approssimare il seno stesso con l’argomento sin2 πf fs ≈ π2f2 f2 s
Portando avanti quindi la (5.5) con questa approssimazione si ottiene
hv2 n−outi ∼= Sn−OS Z Bs −Bs 4 π2f 2 f2 s df = Sn−OS 4π2 f2 s · 2B 3 s 3 = = (Sn−OS · fs) · π2 3 2Bs fs 3 = hvnq−N R2 i · π 2 3 · 1 (OSR)3 (1.26)
dal momento che, come abbiamo visto in precedenza, (Sn−OS·fs) è la potenza totale
del rumore di quantizzazione di un convertitore Nyquist-rate e che fs
2Bs = OSR. Il
risultato ottenuto è quindi hv2 nq−N Ri hv2 n−outi ∼ = 3 π2 · (OSR) 3 (1.27)
che sostituito nella (1.15) fornisce una stima dell’aumento di risoluzione che si ottiene utilizzando un convertitore delta-sigma del primo ordine rispetto ad un convertitore Nyquist-rate ∆N = 1 2log2 3 π2 · OSR 3 = 3 2log2(OSR) + 1 2log2 3 π2 ∼ = 3 2log2(OSR) − 0.86 (1.28) dove: −0.86 ∼= 1 2log2 3 π2
La (1.28) ci dice che la risoluzione aumenta di 1.5 bit ogni volta che il fatto-re OSR viene raddoppiato, il che è molto più vantaggioso rispetto ad un sem-plice convertitore con oversampling che guadagna solo 0.5 bit se il fattore OSR raddoppia.
1.4.2
Modulatore del secondo ordine
Spesso per raggiungere risoluzioni alte il modulatore del primo ordine non è abba-stanza efficiente perché porterebbe ad usare fattori OSR troppo alti. Quindi anche se un convertitore delta-sigma del primo ordine può essere molto appetibile per la
Introduzione ai Convertitori delta-sigma 19 sua semplicità a volte per questioni di performance migliori si aumenta l’ordine del modulatore. Inoltre il modulatore del primo ordine non è troppo robusto a problemi di cui parleremo nel capitolo successivo, le dead zones e i cicli limite. Per ottenere un semplice esempio di modulatore del secondo ordine si sostituisce all’integratore la cascata di due integratori ai quali viene portato ad entrambi il segnale di feedback proveniente dal DAC come si vede in Figura 1.15. Come
Figura 1.15: Diagramma a blocchi di un ADC ∆ − Σ
del secondo ordine
abbiamo già detto il vantaggio in termini di risoluzione sta nel fatto di effettuare un noise shaping più aggressivo. Infatti la NTF risulterà pari a quella di un modulatore del primo ordine ma elevata al quadrato:
N T F (z) = (1 − z−1)2
Per quantificare il beneficio in termini di risoluzione si riporta l’espressione che indica l’aumento di essa in termini di bit evitando di riportare tutti i conti eseguiti già per il modulatore del primo ordine (quello che cambia infatti è solo avere una NTF elevata al quadrato): ∆N = 5 2log2(OSR) + 1 2log2 5 π4 ∼ = 5 2log2(OSR) − 2.14 (1.29) Per cui tralasciando i 2.14 bit che si perdono inizialmente si ottiene adesso un incremento di 2.5 bit (contro 1.5 del modulatore del primo ordine) ogni volta che il fattore OSR viene raddoppiato. Per fare un esempio con OSR = 512 si ottiene un aumento di risoluzione che è quantificabile in ∆N ≈ 20.36, il quale è un aumento di risoluzione in termini di bit molto vantaggioso con un fattore di oversampling nemmeno troppo alto. Nel corso della trattazione vedremo che una risoluzione teorica così alta sarà difficile da ottenere con fattori OSR così bassi perchè dovremo tenere conto di tutte le non idealità che vengono inserite nell’implementazione del sistema.
Per ora abbiamo considerato che il segnale di ingresso e quello di feedback venis-sero combinati e poi entrasvenis-sero in un blocco integratore, ma per ridurre al minimo il contributo del rumore di quantizzazione nella banda del segnale si possono con-siderare i blocchi come dei filtri generici a due ingressi che realizzano la STF e la
Introduzione ai Convertitori delta-sigma 20 NTF. In questo modo si può cercare di controllare il rumore di quantizzazione an-cora più efficacemente agendo sugli zeri e i poli dei filtri. Per fare ciò ci vengono in soccorso dei tool software che ci aiutano nella progettazione dei convertitori delta-sigma, uno di questi (che abbiamo utilizzato e che sarà trattato successivamente) è il "Deltasigma Toolbox" che si inserisce all’interno dell’ambiente MATLAB. Particolare attenzione durante la progettazione va prestata anche alle non idealità intrinseche dei componenti nella progettazione del sistema. Un potente strumento che tiene conto proprio di queste è il "SD Toolbox" [13] che è stato sviluppato in ambienti MATLAB e Simulink.
1.4.3
Filtro digitale
Come abbiamo già detto in precedenza una delle caratteristiche della conversione con oversampling è quella di filtrare digitalmente con un filtro passa-basso la bit-stream in uscita dal modulatore. Così facendo si filtra via tutto il rumore fuori dalla banda del segnale d’interesse, ottenendo l’aumento di risoluzione desiderato, e inoltre viene compiuta anche l’operazione di decimazione, ovvero si fa l’operazione inversa del sovracampionamento, non c’è infatti bisogno (secondo il Teorema di Nyquist-Shannon) che l’uscita venga aggiornata alla frequenza fs 2Bs per non
perdere informazione, quindi si scartano i dati in uscita in eccesso e questa verrà aggiornata alla frequenza minima dettata dal teorema.
Le caratteristiche che deve avere il filtro sono quelle di avere guadagno piatto (possibilmente unitario) nella banda del segnale (Bs), attenuare molto tra Bs e
fs/2, e infine la risposta deve scendere molto più velocemente di quanto sale la
NTF nell’intorno di Bs. Queste specifiche sono raggiungibili nel dominio digitale
con la cascata di filtri a media mobile. Generalmente un filtro a media mobile (e anche le caratteristiche sopra descritte necessarie per il nostro filtro digitale) ha una risposta in frequenza che ricalca quella di una funzione sinc(f ), e quindi la cascata di più elementi come questo viene chiamata filtro sincK, dove K è il numero di blocchi in cascata o anche l’ordine del filtro.
In molti casi (per risoluzioni molto elevate) il filtro viene suddiviso in due stadi, ovvero la decimazione viene eseguita in due volte, prima da fs a fD e poi da fD a
2Bs.
Figura 1.16: Schema a blocchi di un generico filtro digitale passa-basso
Per la nostra trattazione è sufficiente un filtro a singolo stadio che viene implemen-tato con l’architettura CIC (Cascadede-Integrator-Comb) introdotta da Hogenauer [10]. Il vantaggio di questa architettura (al contrario dei FIR e IIR per esempio)
Introduzione ai Convertitori delta-sigma 21 è quello di eseguire la reiezione del rumore di quantizzazione fuori dalla banda del segnale senza effettuare moltiplicazioni, cosa che riduce molto la complessità e i consumi di potenza e di area del circuito digitale. Si può dimostrare che l’ordine ottimale del filtro dipende dall’ordine del modulatore, e cioè è sempre di un’unità superiore all’ordine del modulatore delta-sigma. Quindi per un ADC ∆ − Σ del secondo ordine generalmente si usa un filtro CIC di ordine 3 (sinc3).
Figura 1.17: Schema a blocchi di un filtro CIC del terzo ordine
I filtri CIC sono composti da K accumulatori che formano lo stadio Intagrator e K differenziatori (ritardatori) che formano lo stadio Comb. Le uniche operazioni compiute sono l’addizione e la sottrazione che quindi introducono una complessità circuitale moderata. La decimazione è unica e quindi avviene in una volta sola fra lo stadio Integrator e lo stadio Comb.
Capitolo 2
Convertitori delta-sigma in DC
Per quanto riguarda la conversione di segnali sinusoidali e quella di segnali in continua si devono fare delle distinzioni, sia per i diversi problemi che affliggono le due categorie, sia per gli approcci che si seguono e i test che si effettuano. Inoltre alcune definizioni dei parametri che caratterizzano l’ADC (visti nel primo capitolo) vengono modificate da un caso all’altro e per quanto riguarda i segnali in continua si introducono altri parametri utili per la caratterizzazione.
In questo capitolo affronteremo la conversione di segnali sinusoidali e quella di segnali in continua, parleremo poi dei problemi che affliggono entrambe le conver-sioni ed introdurremo l’utilizzo di un tool software per la simulazione delle non idealità che affliggono il nostro sistema, in particolare quando in ingresso abbiamo un segnale in continua.
2.1
Conversione di un segnale sinusoidale
Quando si devono convertire segnali in AC il test che viene sempre adottato (anche per ricavare il rapporto segnale-rumore dato dalla (1.4)) consiste nell’applicare un segnale sinusoidale, anche detto "tono" o "tono puro", che sfrutta l’intera dina-mica di ingresso (ovvero [-VFS,VFS]), cioè ad ampiezza massima. In uscita dal
convertitore si calcola la trasformata discreta di Fourier (DFT) e la densità spet-trale di potenza, dalla quale è possibile ricavare la potenza del rumore estraendo le componenti spettrali del segnale utile [2]. Il rapporto segnale-rumore è dato proprio dal rapporto tra la potenza del segnale d’ingresso e quella appena ricava-ta, che dovrebbe essere quella che tiene conto del rumore. In un sistema lineare, con un segnale sinusoidale in ingresso, togliere le componenti spettrali relative al segnale utile vuol dire togliere le righe alle frequenze multiple della fondamentale del segnale sinusoidale stesso. Essendo però il convertitore un sistema non lineare (a causa delle operazioni di campionamento, quantizzazione e dei componenti elet-tronici che lo costituiscono) è più corretto andare a calcolare anche la distorsione presente alle frequenze multiple della fondamentale. Per questo motivo in un ADC
Convertitori delta-sigma in DC 23 si introduce il SINAD, dato dalla (1.8), che tiene conto anche del contributo do-vuto alle distorsioni dettate dalle non linearità oltre che al contributo del rumore. Quello che si fa poi è utilizzare la stessa formula dell’SNR per calcolare il numero di bit di risoluzione effettiva che si hanno in uscita al sistema, sostituendo però all’SNR il SINAD (1.9).
Spesso per esprimere i bit di risoluzione in uscita dal convertitore si usa il dynamic range, e dalla (1.10) si ottiene
N0 = log2(DR) (2.1)
dove N0 sono i bit effettivi che si hanno in uscita (rispetto agli N voluti) tenen-do conto dei disturbi. Quantenen-do abbiamo definito il dynamic range abbiamo detto che è il rapporto fra l’escursione massima del segnale (VFS per un ADC
unipo-lare e 2VFS per uno bipolare) e la minima differenza tra due segnali in ingresso
distinguibili dal convertitore, la quale a sua volta può essere interpretata come la risoluzione (∆V ) o anche come il livello di rumore nel convertitore. Per livello di rumore intendiamo l’ampiezza dell’intervallo in cui non è possibile distinguere una variazione della grandezza in ingresso a causa del rumore del convertitore, ovvero il valore picco-picco del rumore stesso. Il rumore può essere modellizzato come una distribuzione Gaussiana. Dalla teoria si può affermare che la maggior parte dei valori (in questo caso del rumore) sta in un determinato intervallo finito, o me-glio una certa percentuale dei valori assunti dal rumore cade in un certo intervallo indicato da multipli della deviazione standard di esso (σn) intorno al valore ideale.
Figura 2.1: Probabilità di presentazione di valori di rumore all’interno di vari intervalli
Quello che ci dice la tabella in Figura 2.1 è che, ad esempio, il segnale totale (com-prensivo di segnale ideale e rumore) assumerà valori che stanno in un intervallo ampio 4σn (intorno al valore del segnale ideale) nel 95.4% dei casi. Secondo queste
considerazioni possiamo quindi scrivere DR = 2VF S
kσn , dove k rappresenta
l’interval-lo di precisione desiderato e abbiamo considerato che il convertitore sia bipolare. Se si considera solo il rumore di quantizzazione, la σn è la deviazione standard, la
quale è pari a σn = √∆V12 e possiamo andare a scrivere l’aumento di risoluzione in
termini di bit come:
N0 = log2 2VF S kσn
!
Convertitori delta-sigma in DC 24 La massima escursione del sistema (2VF S), se in uscita vogliamo N bit, sarà
codificata su 2N livelli, e quindi la (2.2) diventa
N0 = log2 2
N
kσn
!
= N − log2(kσn) (2.3)
dove σn è adesso espresso in termini di LSB, ovvero la deviazione standard della
bit-stream in uscita dal sistema.
Il risultato dipenderà dalla precisione che ci interessa avere (e quindi la scelta del fattore k), generalmente scegliere k = 4 è una buona approssimazione di quello che si ottiene realmente.
2.2
Conversione di un segnale in continua
Per quanto riguarda la conversione di segnali in continua dobbiamo dire che non è semplice parlare di parametri caratterizzanti perché la maggior parte di questi vengono da test e misure fatte su segnali in AC e non si trovano trattazioni adegua-te in letadegua-teratura. Quello che si fa è dare quindi un’inadegua-terpretazione adeguatamenadegua-te consistente alle espressioni conosciute per segnali sinusoidali.
La situazione che ci interessa, e che si trova in molti prodotti commerciali, è quella di avere un certo numero di linee di ingresso, selezionate ad esempio da un multiplexer, che vengono portate in ingresso all’ADC, come in Figura 2.2.
Figura 2.2: Schema generale di ingresso ad un ADC con multiplexer per gestire più ingressi
Un parametro fondamentale è quindi il settling time dell’ADC, ovvero il tempo che intercorre fra la presentazione della grandezza in ingresso al convertitore e la disponibilità del dato valido in uscita. In particolare, nei convertitori delta-sigma, si parla di dato valido perché in uscita al convertitore c’è il filtro digitale che intrinsecamente non raggiunge il valore di regime istantaneamente, ma dopo un certo tempo che si traduce in numero di cicli che si ripetono alla frequenza di
Convertitori delta-sigma in DC 25 Nyquist, la quale come detto nel capitolo precedente è fN = 2Bs. Se si usa un
CIC, il suo tempo di andata a regime è equivalente ad un numero di cicli pari al suo ordine, quindi, ad esempio, un CIC di ordine 3 produrrà inizialmente 3 dati da scartare e il quarto dato sarà quello valido. Questo è quello che succede quando il MUX cambia la linea d’ingresso, l’ADC si troverà un nuova grandezza in continua da convertire, si può spiegare bene come se il convertitore avesse in ingresso una forma d’onda a gradini ed ogni volta che fa un gradino ha un certo settling time (pari all’inverso della frequenza di presentazione dei dati in uscita moltiplicato per l’ordine del filtro) per andare a regime, come si vede dalla Figura 2.3.
Figura 2.3: Temporizzazione e settling time per due ingressi diversi e sucessivi presentati al convertitore con un CIC di ordine 3
Nel paragrafo precedente è stata introdotto il termine σn come la deviazione
stan-dard del rumore randomico modellizzato come variabile Gaussiana e nella (2.3) è stata legata alla risoluzione effettiva del convertitore. Quando si parla di segnali in continua, visto che in uscita idealmente il dato digitale sarà una certa codifica costante, si può considerare la σncome la deviazione standard delle varie codifiche
che si presentano. Avendo così definito la σn si può ricavare la risoluzione effettiva
del convertitore quando in ingresso si ha un segnale in continua.
Un parametro particolarmente importante per la conversione di segnali in conti-nua è l’accuratezza. Per errore di accuratezza si intende quanto la codifica del dato in uscita è distante da quella che dovrebbe essere quella ideale. L’errore di accuratezza è determinato sia da problemi che affliggono in particolare gli in-gressi in continua sia dalle molte non idealità presenti nell’implementazione di un convertitore delta-sigma e che a breve verranno illustrate.
Convertitori delta-sigma in DC 26
2.2.1
Cicli limite
Quando il segnale d’ingresso è costante, il fenomeno dei cicli limite può presen-tarsi in uscita, cioè si può osservare l’uscita del modulatore oscillare presentando sequenze di campioni periodiche. Descriveremo il fenomeno per un modulatore del primo ordine, di cui possiamo rappresentare il modello blocchi introdotto nella Figura 2.4 anche nel seguente modo:
Figura 2.4: Modello a blocchi di un modulatore del primo ordine
dove U (z) è l’ingresso, Y (z) è il segnale dopo l’integrazione, e V (z) è l’uscita del modulatore. Si può quindi scrivere
Y (z) = z−1Y (z) + U (z) − z−1V (z) (2.4) che nel dominio tempo-discreto diventa
y(n) = y(n − 1) + u(n) − v(n − 1) (2.5)
Dal momento che assumiamo di utilizzare un ADC e un DAC ad 1 bit nel modu-latore (e quindi l’ADC è banalmente un comparatore) allora si può scrivere che v(n) = sgn (y(n)) e la (2.5) diventa
y(n) = y(n − 1) + u(n) − sgn (y(n − 1)) (2.6) Per quanto riguarda il DAC lo consideremo ideale, cioè fornisce come tensio-ni analogiche esattamente +VREF e −VREF, quindi da ora consideremo tutto
normalizzato alla VREF.
Assumiamo adesso che l’ingresso costante sia u = ab, per cui a e b sono numeri interi, dispari e positivi, non hanno fattori a comune e vale 0 < a < b. Si conosce anche lo stato iniziale y(0) (e quindi anche v(0)), che deve essere minore dell’unità in valore assoluto, cioè minore della VREF. Se il convertitore funziona, il valor
medio dell’uscita digitale sarà un’accurata rappresentazione dell’ingresso. Facciamo un esempio con a = 5, b = 7 e y(0) = 0 e applichiamo la (2.6).
