Progetto di un convertitore delta-sigma a basso offset per la lettura di sensori integrati

Dipartimento di Ingegneria dell'Informazione

Informatica, Elettronica e Telecomunicazioni

Corso di studi in

Ingegneria Elettronica

Tesi di Laurea Magistrale

Progetto di un convertitore ∆ − Σ a basso oset

per la lettura di sensori integrati

Candidato:

Catania Alessandro

Relatori:

Prof. Paolo Bruschi

Prof. Massimo Piotto

Anno Accademico 2015/2016

Abstract

L'obiettivo di questo progetto di tesi è stato la progettazione di un con-vertitore analogico-digitale ∆ − Σ general purpose per la lettura di sensori integrati. Tradizionalmente la lettura di un sensore avviene dopo opportuna preamplicazione, attraverso l'utilizzo di un amplicatore da strumentazione con guadagno variabile. In questo lavoro è stata valutata la possibilità di eettuare una lettura diretta del sensore con l'ADC e di implementare tale caratteristica sfruttando la medesima architettura del convertitore.

Partendo dalla denizione delle speciche di risoluzione e velocità del con-vertitore, dettate dalla particolare applicazione, è stata eseguita una sinte-si ad alto livello del modulatore ∆ − Σ, supportati dal toolbox "python-deltasigma". Vericate le prestazioni del convertitore a livello teorico, si è passati alla progettazione transistor-level dei singoli blocchi. E' stato uti-lizzato il processo BCD8 a 0.18mum di STMicroelectronics, come ambiente di progettazione Cadence Virtuoso e come simulatore ELDO della Mentor Graphics.

Particolare attenzione è stata rivolta alla progettazione di un sistema a bas-so oset e basbas-so rumore icker, dato che la potenza dei segnali in ingresbas-so è concentrata intorno alla continua, implementando un'opportuna tecnica di cancellazione dell'oset e del rumore a bassa frequenza.

Inne è stato simulato elettricamente ogni singolo blocco progettato e l'inte-ro modulatore, vericando il rispetto delle speciche. I dati digitalizzati in uscita dal modulatore sono stati elaborati con un ltro CIC del terzo ordine, sintetizzato con python.

Indice

Abstract i

Introduzione i

1 Convertitori Analogico-Digitali 1

1.1 Introduzione sui convertitori AD . . . 1

1.2 Denizioni e parametri . . . 2 1.3 Applicazioni . . . 6 1.4 Architetture Nyquist-Rate . . . 7 1.4.1 SAR . . . 8 1.4.2 Flash . . . 9 1.4.3 Flash pipeline . . . 10 1.4.4 Flash subranging . . . 11 1.4.5 Architettura 1.5bit . . . 12

2 Convertitori AD con oversampling 14 2.1 Introduzione sui convertitori AD con oversampling . . . 14

2.1.1 Rumore di quantizzazione e rumore elettrico . . . 14

2.2 Convertitori ∆ − Σ . . . 16

2.3 Modulatore del primo ordine . . . 17

2.3.1 Cicli limite e dead zone . . . 19

2.3.2 Filtraggio e decimazione . . . 19

2.4 Modulatore del secondo ordine . . . 20

2.4.1 Filtro digitale . . . 21

2.5 Modulatori multibit . . . 22

2.6 Convertitore ∆ − Σ tempo-continuo . . . 23

3 Progettazione ad alto livello 25 3.1 ADC per lettura di sensori integrati . . . 25

3.1.1 Lettura dell'amplicatore da strumentazione . . . 26

3.1.2 Lettura diretta del sensore . . . 27 1

3.2 Scelte architetturali . . . 28

3.2.1 Ordine del modulatore . . . 28

3.2.2 Topologia del modulatore . . . 30

3.2.3 Filtro digitale . . . 35

3.3 Sintesi del modulatore . . . 35

3.4 Temporizzazione . . . 39

3.5 Rumore riportato in ingresso . . . 41

4 Progettazione transistor-level 44 4.1 Criteri di progettazione . . . 44 4.2 Integratori . . . 45 4.2.1 Primo integratore . . . 45 4.2.2 Secondo integratore . . . 49 4.3 Amplicatore operazionale . . . 54

4.3.1 Considerazioni sul rumore . . . 55

4.3.2 DOF e dimensionamento . . . 57

4.3.3 Stabilità e controllo del modo comune . . . 61

4.4 Tecnica chopper . . . 63

4.5 Comparatore . . . 65

4.6 DAC . . . 67

4.7 Divisore di frequenza e generatore di clock con fasi non so-vrapposte . . . 68 5 Simulazioni e risultati 70 5.1 Amplicatore Operazionale . . . 71 5.2 Integratori . . . 74 5.3 Comparatore . . . 76 5.4 Modulatore . . . 76

Conclusioni e sviluppi futuri i A Guida al "python-deltasigma" toolbox 1 A.1 Breve introduzione al Python . . . 1

Introduzione

I sensori integrati sono dispositivi sempre più diusi, utilizzati nei sistemi elettronici portatili, dove sono critiche le speciche in termini di ingombro e di potenza dissipata. I dati in uscita dal sensore richiedono di essere digita-lizzati, per poter essere successivamente elaborati nella maniera più oppor-tuna richiesta dall'applicazione. I convertitori ADC utilizzati per la lettura di sensori necessitano generalmente di accuratezza elevata, devono avere di-mensioni ridotte e basso consumo di potenza.

Le architetture degli ADC possono essere classicate in base alla frequenza di campionamento dei segnali in ingresso tipi; si hanno dunque i converti-tori Nyquist Rate e converticonverti-tori con oversampling. I primi, rispettando il criterio di Nyquist, campionano il segnale al doppio della banda del segnale in ingresso. Tali convertitori riescono a digitalizzare segnali di banda anche molto elevata (applicazioni di telecomunicazioni), ma per raggiungere risolu-zioni elevate necessitano che sia garantito un basso errore di matching tra i componenti utilizzati. Progettare un convertitore Nyquist Rate con elevata risoluzione richiede dunque l'aumento dell'occupazione di area sul chip (per ridurre l'errore di matching dei componenti), e spesso l'utilizzo di tecniche di calibrazione e trimming, che vanno a incidere anche pesantemente sul costo del prodotto nale.

I convertitori con oversampling, invece, campionano il segnale in ingresso a una frequenza molto maggiore del doppio della banda del segnale in ingresso. Tali convertitori non sono utilizzabili per applicazioni in cui sono richieste velocità elevate, ma riescono a raggiungere alte risoluzioni senza richiedere un'elevata precisione sul matching dei componenti. L'incremento di risolu-zione si ottiene ltrando digitalmente la bit stream in uscita dal convertitore, riducendone la frequenza di throughput.

Tra i convertitori con oversampling, il convertitore ∆ − Σ ne enfatizza i van-taggi, andando ad eettuare noise shaping del rumore di quantizzazione in banda. Da un'analisi più approfondita, risulta evidente come il convertitore AD ∆ − Σ è adatto all'applicazione d'interesse, cioè la lettura di sensori in-tegrati.

Nel capitolo 1 vengono introdotti i parametri di un ADC, che ne de-scrivono le prestazioni; inoltre sono state analizzate alcune delle più comuni architetture di convertitori Nyquist rate.

Nel capitolo 2. dopo una rapida introduzione ai convertitori con oversam-pling, è presente un'analisi teorica del comportamento del convertitore ∆−Σ, in particolare del modulatore del primo e del secondo ordine, con una rapi-da panoramica su architetture alternative a quella implementata (multibit e tempo-continue).

Nel capitolo 3 viene introdotto il convertitore progettato nel presente lavoro di tesi, denendo in dettaglio le speciche di progetto ed eettuando una sintesi ad alto livello del modulatore, con l'ausilio del tool python.

Nel capitolo 4 viene analizzato con grande dettaglio il design elettrico di ogni blocco del modulatore, con particolare attenzione per il rumore a bassa fre-quenza e l'oset del sistema.

Nel capitolo 5 sono mostrati i risultati delle simulazioni, valutando le pre-stazioni dei singoli blocchi e del sistema complessivo, vericando il rispetto delle speciche pressate.

Capitolo 1

Convertitori Analogico-Digitali

1.1 Introduzione sui convertitori AD

I convertitori AD sono fondamentali per l'interfacciamento tra il mondo ana-logico e il mondo digitale. L'ADC permette di convertire una grandezza sica analogica tempo-continua in una codica digitale dell'ampiezza di tale segnale. Nella catena di un DAS (Data Acquisition System), l'ADC si trova tra l'AFE (Analog Front End) e la parte digitale ([4]).

Necessariamente il convertitore introduce un errore di quantizzazione,

do-Figura 1.1: Catena a blocchi di un DAS

vuto al limitato numero di livelli della grandezza in uscita, rispetto a quella in ingresso, che può assumere qualsiasi valore. L'ADC compie la conversione periodicamente, andando a campionare il segnale in ingresso. Dunque, da un segnale in ingresso tempo-continuo e con ampiezza continua, si ottiene un segnale digitale tempo-discreto con ampiezza discretizzata. Ovviamen-te la frequenza di campionamento dell'ADC dovrà rispettare il Ovviamen-teorema di Nyquist-Shannon, ovvero dovrà essere maggiore di due volte la banda del se-gnale in ingresso. Per questo motivo, in uscita dall'AFE (Analog Front-End) o in ingresso all'ADC, è presente un ltro anti-aliasing, per limitare la banda del segnale in ingresso, anche nel caso che il segnale utile present igià la richie-sta limitazione in banda. Il ltro anti-alias è sempre necessario per limitare

la banda del rumore, il quale si estende generalmente no a frequenze molto più elevate di quelle del segnale; l'aliasing del rumore comporterebbe il ripie-gamento del rumore ad alta frequenza nella banda del segnale (foldover), con conseguente riduzione del rapporto segnale/rumore. Successivamente, dopo l'operazione di quantizzazione, può essere presente nell'ADC una prima ela-borazione digitale della codica ottenuta.

In base alla frequenza di campionamento, è possibile suddivedere gli ADC

Figura 1.2: Catena a blocchi di un ADC

in: convertitori Nyquist-rate e con oversampling. In questo capitolo vedremo una panoramica sui più comuni convertitori Nyquist-rate, mentre dal capitolo 2 ci concentreremo sui convertitori con oversampling. Particolare attenzione verrà posta sul convertitore ∆ − Σ, oggetto di studio dall'analisi system-level alla progettazione transistor-level.

1.2 Denizioni e parametri

E' importante denire alcune grandezze caratteristiche dei convertitori AD che risulteranno utili nel corso della trattazione. Alcune delle denizioni ri-portate non sono univocamente accettate e possono variare in base al testo preso come riferimento o, nel caso di prodotti commerciali, alle convenzioni scelte per la compilazione del datasheet.

La risoluzione di un ADC indica il numero di valori discreti in grado di pro-durre in uscita ed è denita generalmente in bit. Ad esempio, un convertitore AD a 8 bit potrà avere 28_{livelli diversi in uscita (espressi, con una certa}

codi-ca, su 8 bit). In base alla tensione di fondo scala VF S, la tensione analogica

quantizzata in uscita avrà 28 _{livelli di tensione possibili, che dieriscono di}

VF S/2n nel caso di ADC unipolare (il doppio nel caso di ADC bipolare

sim-metrico). Tale step tra i livelli di tensione riconosciuti prendo il nome di LSB (Least Segnicant Bit), e corrisponde al minimo intervallo di tensione analo-gica distinguibile in ingresso. La dierenza tra il valore di tensione eettivo in ingresso e il valore di tensione del livello in uscita è proprio l'errore di quantizzazione, che dunque sarà al massimo LSB/2. Anche se il convertito-re avesse risoluzione innita, dunque erroconvertito-re di quantizzazione nullo, a causa delle non-idealità presenti in qualsiasi circuito elettrico, in uscita otterremmo

comunque un valore di tensione diverso da quello presente in ingresso. La risoluzione eettiva di un convertitore, infatti, rappresenta il numero di bit "buoni" in uscita, cioè non aetti da errore o da rumore. Come è logico che sia, la risoluzione reale risulterà inferiore rispetto alla risoluzione teorica del convertitore.

La caratteristica del convertitore può essere denita come la relazione tra l'uscita (grandezza analogica quantizzata o relativa codica digitale) e la grandezza analogica in ingresso, valutata nel range di funzionamento. La caratteristica ideale di un ADC risulta essere dunque una retta, passante per l'origine, con pendenza unitaria (nel caso che l'uscita sia rappresentata da valori analogici quantizzati), e sarebbe la caratteristica reale di un con-vertitore AD con risoluzione innita. La caratteristica perfetta di un ADC con risoluzione nita è una gradinata, in cui ogni gradino è alto 1LSB e di ampiezza ∆V = VF S/2n. La End Point Line (EPL) è la retta che congiunge

gli estremi della caratteristica del convertitore, scelti a distanza ∆V/2 dalla prima e dall'ultima transizione della caratteristiva reale. Molti dei parame-tri calcolati di seguito utilizzano come curva di riferimento la EPL, come il guadagno del convertitore, denito appunto come la pendenza della EPL. In molti testi può variare la denizione della EPL, utilizzando al suo posto la best straight-line (retta che meglio approssima la caratteristica reale dell'A-DC) o direttamente la caratteristica ideale.

Possiamo denire i parametri secondo la suddivisione proposta da ([13]): pa-rametri in DC e papa-rametri in AC (o di rumore/distorsione). I papa-rametri in DC ([1] e [7])sono i seguenti:

• Oset;

• Errore di gain; • INL;

• DNL.

Oset: data la non idealità dei componenti elettronici utilizzati nei con-vertitori, si ha uscita non nulla dato ingresso nullo. Tale valore dell'uscita prende il nome di oset dell'ADC (in uscita), ed è pari all'intercetta della EPL con l'asse delle ordinate. L'oset in ingresso è la grandezza che applicata in ingresso, dà uscita nulla ed è pari all'intercetta della EPL con l'asse delle ascisse. L'oset, o errore di oset, viene calcolato generalmente in funzione del LSB. In un convertitore privo di oset, la EPL coincide con la caratteri-stica ideale del convertitore.

Figura 1.3: ADC con oset

Errore di gain: è dato dalla dierenza tra la pendenza della caratteristi-ca ideale e quella della EPL. Si caratteristi-calcola come la dierenza tra la caratteristi-caratteristicaratteristi-ca reale e la caratteristica ideale a distanza ∆V/2 dell'ultima transizione, dopo la compensazione dell'errore di oset. Anche l'errore di gain viene espresso in funzione del LSB.

INL(integral non-linearity): è denito come la massima tra le distanze verticali tra ogni punto della caratteristica reale e al EPL. Una denizione alternativa è possibile trovarla su (riferimento libro), in cui viene denita come la somma degli scarti, positivi o negativi, tra la caratteristica ideale e quella reale. Viene espresso in funzione del LSB.

DNL (dierential non-linearity): è denito come la massima die-renza di larghezza (orizzontale) tra i gradini della caratteristica reale e di quella perfetta. Anche il DNL si misura in funzione del LSB.

Figura 1.5: DNL

I parametri in AC ([1] e [7]) sono i seguenti: • SNR; • THD; • SFDR; • SINAD; • ENOB; • Dynamic Range.

SNR(Signal-to-Noise Ratio): rapporto tra il valore ecace del segna-le in ingresso (viene applicato un tono a una certa frequenza nella banda del segnale) e il valore ecace del rumore. Espresso in dB: SNR|dB =

20 · log(V_VRM Ssignal

RM Snoise ). Valutando soltanto il rumore di quantizzazione (e in

tal caso prende anche il nome di SQNR: Signal-to-Quantization Noise Ratio) nel caso di convertitore ideale, mandando in ingresso un tono puro che sfrutta l'intera dinamica del convertitore, si ottiene: SNR|dB = 6.02 · N + 1.76|dB,

SFDR (Spurious Free Dynamic Range): è denito come il rapporto tra il valore RMS del segnale in ingresso e il valore RMS della massima com-ponente dovuta alla distorsione in uscita; viene espresso in dBFS (rispetto al full scale) o dBc (rispetto alla portante).

THD (Total Harmonic Distorsion): data la non-linearità intrinseca dei dispositivi elettronici utilizzati, se in ingresso è presente un tono puro, in uscita saranno presenti varie armoniche. Per misurare tale comportamento si utilizza il THD, denito come: T HD =

√

V2

2+V32+V42+...+Vn2

V1 misura il rapporto

tra la somma delle potenze delle armoniche e il valore RMS della fondamen-tale.

SINAD (Signal to Noise and Distortion Ratio): un altro parame-tro molto utilizzato nei convertitori in quanto fornisce informazioni sia sul rumore di quantizzazione sia sulla non-linearità del convertitore, è il SINAD: SIN AD = _√ VRM SIN

PD+PN OISE.

ENOB (Eective Number of Bits): attraverso il SINAD è possibile denire un altro parametro molto importante, l'ENOB, che fornisce un'indi-cazione sul numero eettivo di bit di risoluzione dell'ADC. Si calcola come il numero di bit che avrebbe il convertitore aetto da solo rumore di quantizza-zione, se avesse un SNR pari al SINAD, cioè: SINAD = 1.76+6.02·ENOB. Dynamic range: è denito come il rapporto tra la massima tensione applicabile in ingresso (cioè la tensione di fondo scala) e il livello di rumore nell'ADC.

1.3 Applicazioni

I convertitori AD sono presenti in innumerevoli sistemi elettronici, e in base al campo di applicazioni sono richieste diversi tipi di prestazioni.

Un mercato molto specico per l'impiego degli ADC è quello audio, in cui è richiesta un'elevata precisione, ossia la ripetibilità dell'uscita in risposta a un determinato ingresso, e una risoluzione superiore a 16 bit (standard dei CD). Attualmente si trovano ADC con risoluzione no a 24 bit (standard dell'Hi-Fi) e frequenza di campionamento da 44.1KHz (minima frequenza accettabile nell'Hi-Fi) a 192 KHz. I convertitori ∆ − Σ per applicazioni audio utilizzano frequenza di campionamento no a 1MHz per raggiungere risoluzioni di 24 bit. Inoltre i convertitori AD per applicazioni audio Hi-Fi devono garantire

ottime prestazioni in termini di purezza spettrale e bassissima distorsione in banda.

Nelle telecomunicazioni sarebbero desiderabili convertitori ad alta velocità e con elevata precisione, dicilmente ottenibili a meno di costi elevati e grande dissipazione di potenza. Si ricorre dunque ad ADC high-speed, con frequen-ze di campionamento no all'ordine dei GHz (dipendentemente dal tipo di comunicazione), rinunciando ad alte risoluzioni (generalmente si utilizzano convertitori con 8-12 bit). Ad esempio nello standard di comunicazioni DVB-T, il segnale ricevuto, una volta riportato in banda-base, viene convertito in digitale e successivamente demodulato ed elaborato. La banda di canale in tale applicazione è da 5MHz a 8MHz, dunque il convertitore dovrà avere una frequenza di campionamento superiore ai 16MHz; dicilmente si utilizzano convertitori con oversampling.

Per la lettura di sensori, vengono impiegati ADC con risoluzione variabi-le in base al tipo di sensore e alla sensibilità che possiede. Generalmente sono richiesti dynamic range molto elevati, mentre non risultano stringen-ti le condizioni sulla velocità del converstringen-titore, dato che le variazioni della maggioranza delle grandezze siche (temperatura, pH, pressione, intensità luminosa...) sono molto lente. I convertitori dovranno dunque lavorare con una risoluzione eettiva elevata e una banda prossima alla continua.

Un settore in evoluzione in cui è presente un massiccio impiego di ADC è sicuramente il "digital imaging", in cui ogni periodo di refresh di acquisizione deve essere convertita la tensione analogica generata dal sensore di immagine. Si può ricorrere all'uso di un ADC per ogni colonna, o addirittura a un ADC per singolo pixel. Tali convertitori devono avere una risoluzione di almeno 10 bit (non troppo stringente), mentre stringenti sono le speciche riguardo all'area occupata, potenza dissipata, e velocità.

Applicazioni in cui sono richieste speciche "challenging" per il progettista di ADC sono ad esempio i DSO (Digital Storage Oscilloscope) o i radar, con frequenze di campionamento dell'ordine di 100MHz no ai GHz, e risoluzioni no ai 16bit.

1.4 Architetture Nyquist-Rate

Come già accennato, una possibile suddivisione delle architetture degli ADC è in base alla frequenza di campionamento: se la frequenza di campionamen-to è pari a 2 volte la banda del segnale da convertire (per motivi pratici ci sarà un certo margine ulteriore), si hanno i convertitori Nyquist-Rate. Abbiamo visto una rapida panoramica sulle applicazioni più comuni in cui

vengono utilizzati gli ADC, suciente a capire come le speciche più im-portanti, che contraddistingueranno poi la tipologia di ADC scelta, sono la risoluzione eettiva e la banda del segnale in ingresso (che si riette in una specica sulla velocità del convertitore). Tali speciche, come spesso avviene in elettronica o in altri settori dell'ingegneria, sono in contrasto tra loro, ren-dendo così impossibile la denizione di un'architettura migliore delle altre. Valgono poi considerazioni analoghe a quelle valido per un generico circuito integrato, riguardo alla potenza dissipata, all'area di silicio occupata, ai co-sti, alla complessità progettuale, etc...

Un'ulteriore valutazione che inuisce, anche pesantemente, sui costi di fabbri-cazione del convertitore integrato riguarda la necessità o meno di calibrazione o trimming per raggiungere una risoluzione eettiva più spinta. La calibra-zione può essere necessaria per azzerare errori quali l'errore di oset e l'errore di gain mediante un'opportuna procedura, più o meno complessa, eventual-mente reiterabile. La necessità di calibrare non costituisce generaleventual-mente un problema nella progettazione di un convertitore. A tale scopo dovrà essere prevista circuiteria addizionale adatta proprio per tale fase di funzionamento. Il laser trimming è invece una tecnica utilizzata in fase di fabbricazione, una volta terminato il chip ed eettuate le misure su esso, per ritoccare i valori dei componenti in modo da ottenere valori precisi e dunque elevate risolu-zioni. Tale procedura va ad aumentare il costo di fabbricazione del chip in maniera sensibile ma spesso è inevitabile per raggiungere certe speciche di risoluzione in determinate architetture.

Di seguito è riportata una rapida panoramica sulle più comuni architetture di convertitori Nyquist-rate integrati, tralasciando alcune note architetture qua-li il convertitore a singola o doppia rampa o i convertitori tempo/frequenza, preferendo concentrarci sulle seguenti architetture: SAR, Flash, Flash pipe-line e Flash Subranging, con eventuale implementazione a 1.5bit.

1.4.1 SAR

I convertitori SAR (ad approssimazioni successive) hanno un'architettura piuttosto semplice, basata sul confronto ripetuto tra frazioni della tensione di riferimento e la tensione applicata in ingresso. L'esito di ogni confronto determina il valore di un bit della codica in uscita, dal MSB al LSB; dopo N confronti otteniamo la risoluzione di N bit. Il SAR tradizionale contiene appunto un SAR (Successive Approximation Register) e della logica che sta-bilisce quale sarà la codica della tensione da confrontare. Tale codica, una volta convertita in tensione analogica da un DAC, verrà confrontata con la tensione VIN in ingresso, in modo da stabilire il valore successivo di tensione

(a) ADC

subran-ging (b) Schema a blocchi di un convertitoreSAR

Figura 1.6: SAR a redistribuzione di carica

Un'architettura molto comune di SAR è quello a redistribuzione di carica, in cui il DAC di tipo switched capacitor, è composta da un banco di capacità pesate. In questo caso avviene il confronto ripetuto della tensione in ingresso campionata con la tensione sui condensatori, che nelle varie fasi della con-versione assumerà valori sempre più prossimi alla tensione d'ingresso. I convertitori SAR sono tra i più utilizzati in tutte le applicazioni in cui sono richieste risoluzioni medio-alte (generalmente no a 18 bit), mantenendo un buon compromesso con la banda (no a 5MSps), con la potenza dissipata e con l'ingombro. Il tempo di latenza in un convertitore SAR è di un ciclo di clock; ogni periodo di conversione è suddivisa in N fasi, ciascuna stabilisce un bit, dunque il clock interno del SAR avrà una frequenza molto maggiore, e questo dà il limite alla massima frequenza dei segnali in ingresso. Il limite sulla risoluzione è dato dalla precisione dei componenti, in particolare del DAC. Per raggiungere alte risoluzioni è necessario ricorrere alla calibrazione e al trimming. Ad esempio, nel caso del SAR switched capacitos, la risolu-zione eettiva è limitata dall'errore di matching sulla capacità: tale errore deve essere inferiore a 2−N_{, con N pari alla risoluzione nominale. Dunque}

all'aumentare della risoluzione, tale specica diventa sempre più stringente, e per essere rispettata comporta un maggiore ingombro di area su silicio per realizzare capacitori di area maggiore.

1.4.2 Flash

I convertitori Flash, detti anche ADC paralleli, sono i convertitori analogico-digitali più veloci in assoluto, ideali nelle applicazioni in cui è critica la ban-da del segnale in ingresso, come nelle telecomunicazioni, nell'elaborazione video... Un convertitore ash a N bit richiede 2N _{− 1 comparatori, ognuno}

dei quali riceve in ingresso il campione della tensione da convertire e una tensione di riferimento. Tali tensioni di riferimento, in un'implementazione molto comune, vengono generate a partire dalla tensione di fondo scala tra-mite partitore resistivo con 2N _{resistori. Il tempo di conversione è pari a un}

ciclo di clock ed è indipendente dalla risoluzione del convertitore, si possono raggiungere frequenze di lavoro no ai GHz. Dicilmente con un'architettu-ra del genere si ottiene una risoluzione superiore agli 8 bit a causa dell'errore di matching sui componenti. Inoltre la complessità del circuito all'incirca raddoppia per ogni bit in più di risoluzione, con un conseguente raddoppio dell'area (e quindi del costo) e della potenza dissipata. E' possibile ottenere risoluzioni maggiori mediante trimming e calibrazione sul chip, ; oppure ri-correndo ad architetture alternative quali ash pipelined e ash subranging, rinunciando a qualcosa in termini di banda.

Figura 1.7: Esempio convertitore ash

1.4.3 Flash pipeline

Per incrementare la risoluzione rispetto a un AD ash, si utilizza l'architet-tura pipeline: il convertitore con risoluzione di N bit, è composto da P stadi, ciascuno a M bit, di tipo ash. Rispetto all'architettura ash, si ha una diminuzione del numero di comparatori (P · (2M _{− 1)) e di resistori (P · 2}M_).

Il principio di funzionamento è il seguente: il primo stadio eettua una pri-ma conversione su M bit della tensione in ingresso campionata; la dierenza

tra la tensione in ingresso e la conversione analogica della prima conversio-ne nisce in ingresso al secondo stadio, dopo essere stata amplicata di un opportuno fattore 2M _{e successivamente campionata; lo stadio successivo}

ef-fettuerà una conversione di tale scarto, e così via per ogni stadio. Poiché ogni stadio campiona il segnale che riceve in ingresso, può lavorare in manie-ra pamanie-rallela agli altri, perciò il throughput del convertitore è 1 ciclo di clock, mentre la latenza del convertitore risulterà essere P volte maggiore rispetto a quella di un convertitore ash. Il tempo di conversione cresce linearmente con la risoluzione di ogni singolo stadio, a dierenza del ash, a causa della presenza dell'amplicatore, che presenterà un certo settling time. I vincoli sulla risoluzione riguardano il singolo stadio, dunque possono risultare non così stringenti no al punto da raggiungere convertitori ash pipelined a 24 bit; utilizzando eventualmente calibrazione o trimming. Rispetto ai SAR, i convertitori pipeline richiedono un maggior ingombro di area e possiedono inoltre una latenza maggiore; però non ci sono speciche stringenti riguardo alla velocità del comparatore.

Figura 1.8: Esempio ash pipeline

1.4.4 Flash subranging

I convertitori Flash Subranging sono architetture a due o più stadi (general-mente a due stadi, e prendono il nome di half ash). Nel caso di architettura a due stadi, ogni stadio è composto da un convertitore ash con risoluzione pari a metà di quella complessiva. Il primo convertitore ash, detto "coarse", converte il segnale campionato in ingresso, ottenendo i bit più signicativi della parola nale; il secondo ash, detto "ne" ottiene i bit meno signica-tivi. Ad esempio, in un convertitore subranging a N bit a 2 stadi, ogni stadio

(a) ADC subranging (b) ADC subranging con architettura pipeline

Figura 1.9: Possibili architetture subranging.

a N/2 bit. In una prima fase, calcolati i bit più signicativi, viene settato il range del secondo ADC in modo da poter eettuare la conversione più ne. Molto comunemente si usa tale principio in un'architettura pipeline, in cui il primo stadio ottiene sempre gli N/2 bit più signicativi; il risultato di questa prima conversione, viene convertito in analogico da un DAC e sottratto al valore di tensione iniziale; tale scarto viene tradotto dal secondo ash, con passo più ne, per ottenere i bit meno signicativi (la VF S del secondo è pari

a 1LSB del primo). All'aumentare della risoluzione, sono richiesti conver-titori ash in ciascuno stadio di risoluzione maggiore, dunque anche questo tipo di convertitori non raggiunge mai risoluzioni troppo spinte, mantenendo comunque ottime prestazioni in termini di velocità.

1.4.5 Architettura 1.5bit

Un'architettura molto utilizzata, ma non sucientemente conosciuta, è l'ar-chitettura a 1.5bit: tali convertitori sfruttano un'arl'ar-chitettura pipeline, con stati a 1.5 bit. Utilizzando molto stadi a bassa risoluzione, si necessita ov-viamente di più stadi, ma ogni stadio è più veloce. La velocità di ogni stadio è limitata dall'amplicazione (indicato con A in 1.8), maggiore è tale am-plicazione e minore è la velocità. La velocità maggiore la otteniamo con stadi a 1 bit, ma per motivi di scarsa robustezza a errori di gain, oset del comparatore e dell'amplicatore, tali stadi non sono utilizzabili. Si utilizzano dunque stadi che decidono 1.5 bit, per introdurre della ridondanza per ave-re più robustezza rispetto a impave-recisioni e mismatch dei componenti. Ogni stadio è un ash che decide 1.5 bit, cioè è composto da due comparatori che decidono su 3 intervalli. Mediante un algoritmo di correzione digitale dell'errore, si elimina tale ridondanza per correggere gli errori. Come già

accennato, vantaggio di avere stadi da 1.5 bit in una architettura pipeline è quella di massimizzare la frequenza di lavoro. Infatti in un'architettura pipe-line è necessaria un'amplicazione tra i vari stadi, la quale limita la massima velocità di ogni stadio. In questa architettura, l'amplicazione richiesta è di 2, molto piccola, dunque si può raggiungere una frequenza molto elevata (il prodotto guadagno-frequenza è costante per una certa tecnologia).

Capitolo 2

Convertitori AD con oversampling

2.1 Introduzione sui convertitori AD con

over-sampling

Nel primo capitolo abbiamo visto una panoramica sui più diusi convertitori AD di tipo Nyquist-Rate. La risoluzione reale di questo tipo di convertitori è legata alla precisione del valore dei componenti utilizzati. Una delle limi-tazioni maggiori di tale tipo di convertitori è legato alla necessità di avere un basso errore di matching sui componenti per ottenere un elevato ENOB. Ri-spetto ai convertitori Nyquist-Rate, i convertitori con oversampling sfruttano un sovracampionamento, ovvero campionano ad una frequenza maggiore o molto maggiore rispetto alla banda del segnale, per ottenere un incremento della risoluzione. I convertitori con oversampling sono composti da 2 bloc-chi: un modulatore che eettua il campionamento e la quantizzazione alla frequenza fs, e un blocco che compie il ltraggio e la decimazione, per

ot-tenere in uscita dei campioni alla frequenza opportuna. I convertitori con oversampling sono da preferirsi in tutte quelle applicazioni in cui è richiesta una risoluzione elevata, senza vincoli stringenti sulla banda.

2.1.1 Rumore di quantizzazione e rumore elettrico

Il principio su cui si basano tali convertitori è il seguente: ipotizzando che il rumore di quantizzazione abbia densità spettrale di potenza uniformemente distribuita tra −fs/2e fs/2, nei convertitori con oversampling si va a ltrare

tale rumore soltanto sulla banda del segnale.

Il valor quadratico medio del rumore di quantizzazione, nell'ipotesi che il segnale in ingresso sia sucientemente ampio da spaziare l'intera dinamica,

Figura 2.1: Confronto tra il rumore di quantizzazione in un convertitore Nyquist-rate e con oversampling

è una variabile aleatoria uniformemente distribuita tra −∆/2 e ∆/2 (con ∆ = VREF

2n e VREF del convertitore pari alla tensione di fondo scala del segnale

in ingresso) è pari a: v2 nq = 1 ∆ Z ∆/2 −∆/2 e2_qdeq= ∆ 12 (2.1)

La d.s.p. (densità spettrale di potenza) del rumore di quantizzazione sarà dunque: SV nq =vnq2

 ₁

fs; una volta ltrata passa-basso otterremo una valor

quadratico medio della tensione di rumore pari a: v2 nq = ∆2 12 · 2Bs fs (2.2) Denendo come oversampling ratio (OVR) il rapporto tra la frequenza di campionamento fs e due volte la banda del segnale, si ha che il valor

qua-dratico medio del rumore di quantizzazione è ridotto proprio di un fattore OVR. E' semplice dimostrare che, rispetto allo stesso tipo di convertitore di tipo nyquist-rate, il convertitore con oversampling ha un incremento di risoluzione pari a: n0 _{= n +} 1

2log2(OSR).

L'ipotesi che il rumore di quantizzazione sia un processo stazionario e in-dipendente dal segnale d'ingresso è un'approssimazione non rigorosa e ciò comporta delle limitazioni nei vantaggi ottenuti mediante l'oversampling, in quanto la trattazione sopra riportata non corrisponde ai casi reali, ma ne rappresenta un andamento medio. E' possibile ottenere un comportamento simile a quello ideale, sommando in ingresso all'ADC del dither, cioè rumore bianco che sparge il più possibile le varie componenti frequenziali del rumore di quantizzazione, alterando però l'SNR teorico con l'apporto di tale rumore aggiuntivo.

Una trattazione che spesso viene trascurata riguardo ai convertitori con oversampling riguarda il rumore elettrico nel convertitore. In ingresso al convertitore è presente un sistema elettronico che introduce inevitabilmente rumore termico (ad esempio un preamplicatore prima di un comparatore,

per ridurne la soglia d'isteresi; un integratore, come nel caso del convertitore delta-sigma; più in generale il ltro anti-alias). Consideriamo ad esempio un amplicatore con una banda equivalente di rumore Beq, che nel caso di

un amplicatore a singolo polo è pari a: Beq = B · π/2, dove B è la banda

dell'amplicatore. Il rumore, secondo la denizione di banda equivalente di rumore, è uniformemente distribuito tra −Beq e Beq. Andando a campionare

con frequenza di campionamento fs inferiore alla banda B dell'amplicatore

(condizione necessaria anché il sistema funzioni correttamente) si ottiene aliasing del rumore, con conseguente "foldover", valutato tra −fs/2 e fs/2

(banda d'interesse del segnale campionato). La densità spettrale di potenza dopo il campionamento risulterà incrementata di un fattore: 2Beq

fs .

Figura 2.2: Rumore elettrico in un convertitore con oversampling

Andando successivamente a ltrare nella banda del segnale, come richie-sto in un convertitore con oversampling, si ottiene un valore quadratico medio del rumore pari a:

v2 nq = SV n 2Beq· 2Bs fs = SV n· 2Beq OSR (2.3)

Come per il rumore di quantizzazione, anche in questo caso vi è stata una ri-duzione del rumore di un fattore OSR rispetto a un sistema Nyquist-rate, con ovvi beneci riguardo al rilassamento di alcune speciche nella progettazione dei componenti elettronici. In tale analisi abbiamo valutato soltanto il ru-more termico, trascurando altre non-idealità introdotte generalmente da un amplicatore quali oset e rumore icker, che verranno trattate in maniera più approfondita nei prossimi capitoli.

2.2 Convertitori ∆ − Σ

Il convertitore ∆ − Σ è un particolare convertitore con oversampling, che permette di convertire segnali che richiedono risoluzione elevata mediante convertitori a risoluzione ridotta, attraverso un'opportuna modulazione a densità di impulsi a frequenza elevata. Tale ADC ore numerosi vantaggi, come la riduzione del legame tra risoluzione e linearità del convertitore ri-spetto alla precisione dei componenti (ne è un chiaro esempio il convertitore

(a) Schema a blocchi del modulatore del

primo ordine (b) Modulatore del primo ordine lineariz-zato

Figura 2.3: Modulatore del primo ordine

delta-sigma single bit, che utilizza al suo interno un ADC e un DAC a 1 bit, cioè un comparatore e un DAC intrinsecamente lineare). Inoltre, data l'ele-vata frequenza di campionamento, non sono richiesti in ingresso dei ltraggi anti-alias molto ripidi. Attualmente si trovano in commercio convertitori AD ∆ − Σ con risoluzioni da 12 a 24 bit, e banda tipicamente inferiore a 1MHz. Il principio di questi convertitori, come più in generale dei convertitori con oversampling, è scambiare velocità con risoluzione: i dispositivi utilizzati do-vranno dunque lavorare ad una frequenza maggiore rispetto a quella dettata strettamente dal tipo di segnale in ingresso, con evidenti svantaggi sulla dis-sipazione di potenza del sistema; inne deve essere presente un ltro digitale con opportune caratteristiche, che può essere di non facile progettazione e molto ingombrante in termini di area.

Il modulatore ∆ − Σ è il cuore del convertitore, che ovviamente dovrà es-sere seguito da un ltro opportuno per raggiungere le speciche desiderate. In ingresso il segnale viene campionato a frequenza fs, superiore alla banda

del segnale del fattore OVR; in uscita otteniamo una bit stream a frequenza fs. Oltre a sfruttare il sovracampionamento, i convertitori ∆ − Σ

sfrutta-no il sfrutta-noise-shaping, ovvero un'alterazione del rumore di quantizzazione tale da ridurre il suo contributo nella banda del segnale, ottenendo dunque un incremento della risoluzione dopo il ltraggio.

2.3 Modulatore del primo ordine

Il modulatore è composto da un blocco con risposta F (s), un ADC a sin-golo bit o a pochi bit che genera la bit stream (o word), e tale uscita viene riportata in retroazione e sottratta all'ingresso, dopo un'opportuna conver-sione in analogico. Il rumore di quantizzazione viene introdotto dall'ADC: tale rumore può essere trattato come un segnale in ingresso al modulatore, che subirà un certo processamento verso l'uscita attraverso una NTF (Noise Transfer Function). Il vero ingresso del modulatore viene ltrato invece dalla

STF (Signal Transfer Function). L'obiettivo sarà quello di ottenere, mediante un'opportuna F (s), una NTF che abbatta il rumore di quantizzazione nella banda, mentre la STF dovrà mantenere intatto il segnale. Per una prima analisi del modulatore, i blocchi reali verranno sostituiti con blocchi ideali: il comparatore con la semplice insersione del rumore di quantizzazione, il DAC in retroazione con un cortocircuito (per una trattazione più approfondita [6], [4] e [11]). Data la comune implementazione di tipo tempo-discreto del mo-dulatore, è conveniente lavorare nel dominio z. Le funzioni di trasferimento NTF e STF sono le seguenti: ST F (z) = v(z) u(z) = F (z) 1 + f (z) (2.4) N T F (Z) = v(z) n(z) = 1 1 + F (z) (2.5) Una buona scelta per la F (z) è la funzione integratore con ritardo o l'integrazione in avanti di Eulero: F (z) = z−1

1−z−1, ottenendo così le seguenti

funzioni di trasferimento:

ST F (z) = z−1 (2.6) N T F (z) = 1 − z−1 (2.7) Passando per semplicità al dominio del tempo, con la trasformazione z = ejωt_,

si ottiene una noise transfer function:

N T F (jω) = e−jωT2 [2j sin(ωT

2 )] (2.8)

Dato che fs  2Bs, valutiamo NTF per f ≤ Bs  fs, quindi: |NT F (f)|2 ≈

4π2 f2 f2

s. Il valor quadratico medio del rumore di quantizzazione nella banda

del segnale risulta essere: v2 nq = Z Bs −Bs SnOV R· |N T F (f )|2df = v2nq  π 2 3 1 OSR3 (2.9)

Dunque l'incremento di risoluzione rispetto all'ADC utilizzato nel modula-tore è: ∆n = log2 √ 3 π ! +3 2log2(OSR) (2.10) Risultano evidenti i beneci in termini di risoluzione dovuti al noise shaping, rispetto a un semplice convertitore con oversampling.

2.3.1 Cicli limite e dead zone

Dietro l'apparente semplicità del convertitore DS, studiato mediante il mo-dello lineare dei vari blocchi, si celano in realtà diverse complicazioni. Fino ad ora abbiamo considerato il segnale in ingresso variabile di ampiezza ab-bastanza grande, in modo da poter considerare il rumore di quantizzazione piatto. Se in ingresso al modulatore mandiamo un segnale costante, l'uscita del modulatore oscilla, mostrando delle sequenze di campioni in uscita perio-diche che prendono il nome di cicli limite. Tali oscillazioni non sono dovute a instabilità del modulatore, difatti l'ampiezza non varia nel tempo, ma sono funzioni complesse dell'ingresso e la loro frequenza è funzione dell'ampiezza del segnale in ingresso. Generalmente la frequenza di tali oscillazioni è al di fuori della banda del segnale, a meno che il valore dell'ingresso sia mol-to prossimo ai limiti del range. Una possibile soluzione al problema dei cicli limite è il dithering. Un'altra possibile soluzione ai cicli limite consiste nell'a-gire sullo zero della NTF: se è interno al cerchio di raggio unitario nel piano complesso, i cicli limite sono stabili; se invece è al di fuori, il modulatore diventa un sistema caotico e i cicli limite vengono reiettati. A causa del gua-dagno non nito dell'amplicatore operazionale utilizzato per l'integratore, valori dell'ingresso prossimo allo 0 non hanno eetto in uscita: tale range di valori prende il nome di "dead zone". L'ampiezza della dead-zone è inver-samente proporzionale al valore del guadagno in continua dell'amplicatore operazionale.

2.3.2 Filtraggio e decimazione

Per ottenere la risoluzione desiderata (trascurando per il momento rumore elettrico e oset) è necessario un ltro digitale che elabori la bit stream in uscita, in modo da ltrare soltanto nella banda Bs, e successivamente

decimare la bit-stream. Il ltro deve avere risposta piatta e con una certa ampiezza, tipicamente unitaria, nella banda del segnale, mentre deve essere molto ridotta tra Bs e fs/2, inoltre deve introdurre un ritardo costante sulla

banda. Per rispettare tali speciche si utilizza un ltro FIR (Finite-Impulse-Response) a fase lineare. Nel caso di modulatore single bit, è conveniente utilizzare un'architettura single stage di ordine elevato anziché più stadi di ordine più basso in cascata. Lo stadio più indicato è quello di ltro sinck_.

Il ltro sinc è un FIR con N-1 ritardi e N taps, tutti uguali. N è il fattore di decimazione dello stadio, quindi nel caso di un ltro single-stage si ha N = OSR. Generalmente è preferibile utilizzare due o più stadi di tipo sinc, con frequenze intermedie più basse.

Figura 2.4: Schema di un ltro passa-basso decimatore a 2 stadi

2.4 Modulatore del secondo ordine

Per raggiungere risoluzioni elevate con un convertitore delta-sigma del pri-mo ordine, occorre avere un OSR pri-molto grande, spesso proibitivo per pri-molte applicazioni. Inoltre il convertitore del primo ordine non è molto robusto al problema della dead one e al problema dei cicli limite.

Il modulatore del secondo ordine è composto da due integratori in cascata, riportando il segnale in uscita in retroazione a entrambi, mediante un DAC in retroazione.

Figura 2.5: Schema a blocchi del modulatore del secondo ordine

Il vantaggio dell'incremento dell'ordine del modulatore risiede nell'aumen-to del noise shaping.

Infatti per un modulatore del secondo ordine si ha una noise transfer function pari a:

N T F (z) = (1 − z−1)2 (2.11) L'incremento di risoluzione è pari a:

∆n = log2 √ 5 π2 ! +5 2log2(OSR) (2.12) Oltre a un incremento della risoluzione, col modulatore del secondo ordine si ottiene un ulteriore vantaggio, cioè una netta riduzione della dead-zone. E' possibile dimostrare che in un modulatore del secondo ordine l'ampiezza della dead-zone è proporzionale all'inverso del prodotto dei guadagni in con-tinua degli amplicatori operazionali utilizzati per realizzare gli integratori. Inoltre, rispetto a un modulatore del primo ordine, l'uscita del modulatore del secondo ordine possiede una maggiore purezza spettrale.

L'implementazione più comune dei modulatori ∆−Σ è di tipo single bit, cioè con un comparatore come ADC e con un DAC a singolo bit (con l'enorme vantaggio di essere intrinsecamente lineare). Il quantizzatore binario ha un guadagno indeterminato, che risulta essere dipendente dal segnali in ingresso. Tale caratteristica, trascurata nel modello lineare preso in esame, introduce una distorsione di terza armonica dicilmente modellabile; così come rende più complessa un'analisi accurata della stabilità.

Fino ad adesso abbiamo considerato che il segnale in ingresso e quello in retroazione venissero processati da semplici integratori; più in generale pos-siamo scegliere generici ltri con due ingressi per realizzare la NTF e STF. In questo modo è possibile calcolare la posizione degli zeri di tali ltri in modo da minimizzare il rumore di quantizzazione nella banda del segnale. Sono disponibili alcuni tool software in grado di supportare il progettista nel design di un convertitore ∆ − Σ, capaci anche di eettuare l'ottimizzazione degli zeri del modulatore. Vedremo con maggior dettaglio nel prossimo capi-tolo e nell'appendice A il funzionamento di uno di questi tool: il "Deltasigma Toolbox", appartenente al pacchetto Python open-source.

2.4.1 Filtro digitale

Come per il modulatore del primo ordine, un eciente ltro passa-basso con annessa decimazione può essere realizzato con la cascata di ltri sinc. Le regole generali da rispettare sono le seguenti:

1. il ltro passa-basso deve tagliare intorno a Bs con una pendenza

mag-giore rispetto a quanto sale la NTF del modulatore;

2. il guadagno del ltro intorno a multipli di fs/OSRdeve essere più basso

del guadagno della NTF nella banda del segnale.

La prima condizione è necessaria per rimuovere il più possibile il rumore di quantizzazione intorno a Bs, nel segnale ltrato; la seconda è per garantire

che il noise foldover intorno a multipli di fs/OSR, dopo la decimazione, sia

ridotto. Da queste condizioni si può vericare che, in presenza di un modu-latore di ordine L, è richiesto un ltro sinc di ordine K = L + 1. Per elevate risoluzioni, un approccio a due stadi è più eciente, con due ltri in cascata: un primo ltro sinc di ordine K, che decima di un fattore n1, da fs a fd,

mentre il secondo ltro, FIR o IIR, sopprime il restante rumore, ha un fat-tore di decimazione ns da fd a Bs. Il secondo ltro può compensare il droop

fd deve essere eettuata con un compromesso tra la complessità del secondo

ltro e il rispetto della condizione 2 suddetta.

Dunque per un modulatore del secondo ordine è suciente un ltro sinc3_,

realizzabile con l'architettura ideata da Hogenauer e che prende il nome di ltro CIC (Cascaded Integrator-Comb, [8]), composto da N accumulatori e dierenziatori, dove N è l'ordine del ltro (in questo caso 3). La decimazio-ne diretta di un fattore OSR avviedecimazio-ne tra gli stadi accumulatori e gli stadi dierenziatori. Gli accumulatori subiranno inevitabilmente overow, ma uti-lizzando aritmetica in complemento a 2 con "wrap-around" è garantita la correttezza dell'uscita ltrata.

Figura 2.6: Schema a blocchi di un CIC del terzo ordine

2.5 Modulatori multibit

Per raggiungere una risoluzione elevata, specialmente nelle applicazioni in cui è necessaria una banda relativamente ampia e dunque non si può sfrut-tare un OSR troppo elevato, si ricorre a modulatori multibit, cioè sia l'ADC che il DAC utilizzati nel modulatore non sono più single bit (comunque con una bassa risoluzione). Il problema più grande legato ai modulatori multi-bit consiste nel realizzare un DAC lineare: mentre un DAC a 2 livelli è intrinse-camente lineare, un DAC a più livelli può essere non lineare se non è garantita un'elevata precisione dei componenti. A causa della retroazione, l'uscita del DAC deve seguire l'ingresso del modulatore, dunque se il DAC è non linea-re, risulterà distorto l'ingresso del DAC, cioè l'uscita del modulatore. Un vantaggio dei modulatori multibit è dato da un miglioramento della stabili-tà, specialmente per modulatori di ordine più elevato. I modulatori ∆ − Σ infatti possono oscillare a bassa frequenza a causa della saturazione del quan-tizzatore a singolo bit (non essendo denito il guadagno di un convertitore a 1 bit, i risultati ottenuti dal modello lineare del modulatore possono indurre in errore), mentre per i convertitori AD a più bit è denito il guadagno e pos-siamo studiarne con attenzione la stabilità. Inoltre nei modulatori con molti stadi, il segnale deve attraversare una lunga catena prima di raggiungere l'u-scita, dunque accumula un certo ritardo. Una volta riportato in retroazione in ingresso, l'errore rispetto all'ingresso attuale è ampio, e viene integrato dagli integratori in cascata, che quindi più facilmente raggiungeranno la sa-turazione, portando all'instabilità e all'oscillazione. L'utilizzo di un DAC

multibit riduce l'errore tra il segnale in retroazione e il segnale in ingresso, riducendo il rischio di instabilità.

Una tecnica alternativa al trimming per aumentare la linearità del DAC è il matching dinamico degli elementi, che consiste nello scambiare, ad una certa frequenza, i componenti che devono essere il più possibile uguali, in modo da modulare l'errore di matching al di fuori della banda del segnale e poterlo ltrare. Esistono opportuni algoritmi per realizzare il DEM (Dynamic Ele-ment Matching) che agiscono sull'errore di non-linearità introdotto dal DAC; per essere implementati necessitano di una complicazione dell'architettura.

2.6 Convertitore ∆ − Σ tempo-continuo

Il convertitore DS visto nora è di tipo tempo discreto (TD), viene realizzato generalmente con un'architettura switched capacitors. Il segnale in ingres-so viene campionato, dunque dovrà essere presente un ltro anti-alias (non troppo ripido, essendo un AD con oversampling). Esiste un'altra architettura del convertitore DS, ovvero tempo continua (TC), che prevede che il ltro che implementa la F (s) sia tempo continuo, dunque il segnale in ingresso non viene campionato subito. Il campionamento avviene prima dell'ADC, sempre a frequenza fs.

Figura 2.7: Schema a blocchi di un modulatore ∆ − Σ tempo-continuo

Il vantaggio di questa scelta architetturale risiede nel punto del circuito in cui avviene il campionamento. A dierenza dell'architettura TD, in cui il campionamento avviene in ingresso al modulatore, nel convertitore TC av-viene in ingresso all'ADC con il relativo fenomeno indesiderato di aliasing, avviene nello stesso punto in cui avviene la quantizzazione, dunque il feno-meno dell'aliasing viene trattato dal modulatore in maniera simile all'errore di quantizzazione, dunque abbattuto nella banda del segnale. Per questo motivo, specialmente in modulatori con un marcato noise-shaping, il modu-latore si comporta sia da quantizzatore sia da ltro anti-alias. Un ulteriore vantaggio riguarda il rumore: mentre nel modulatore TD il rumore elettrico viene campionato in ingresso all'integratore e aetto da noise foldover, nel convertitore TD il rumore viene campionato in un punto meno sensibile al

rumore, in quanto il rumore riportato in ingresso al modulatore risulterà di-viso per il guadagno della catena dei blocchi integratori. Inoltre, mentre nel modulatore TD gli operazionali degli integratori devono raggiungere il valore di regime in meno di metà del periodo di clock, nel modulatore TC tali speci-che sono molto più rilassate. Un ulteriore vantaggio consiste nell'avere uno stadio d'ingresso del convertitore non più switched-capacitors, quindi meno esigente in termini di banda.

L'architettura TC presenta alcuni svantaggi, quali la possibilità di operare ad un'unica frequenza di clock. I convertitori TD possono lavorare su un ampio range di frequenze; mentre nei convertitori TC il comportamento in frequenza è dettato dai prodotti RC o gm/C, è necessario dunque

progetta-re costanti di tempo degli integratori progetta-regolabili. Un ulterioprogetta-re difetto è una risposta non piatta della STF, contraddistinta da picchi fuori-banda, assen-ti invece nella corrispetassen-tiva architettura TD; ciò può portare a interferenze fuori-banda e instabilità. Generalmente, i convertitori TC hanno un basso CMRR, limitato dal CMRR del primo integratore, che dipende strettamente dall'errore di matching dei componenti. Il DAC più comunemente utilizzato in un'architettura TC è di tipo current-steering, per minimizzare il consumo di potenza ma poco robusto rispetto al jitter.

Capitolo 3

Progettazione ad alto livello

3.1 ADC per lettura di sensori integrati

Come in ogni progetto, è fondamentale ssare delle speciche, dipendenti dal tipo di applicazione prevista. Nel nostro caso, il convertitore AD dovrà essere general purpose, da inserire nella catena di lettura di sensori integrati. Esistono varie tipologie di sensori che presentano le medesime caratteristiche in termini di banda e risoluzioni richieste; per ssare più in dettagli alcune speciche, prenderemo in considerazione una particolare categoria di sensori, i ussimetri termici ([9] e [10]). Le stesse considerazioni risulterebbero co-munque valide per tipologie di sensori altrettanto note, come gli strain gauge o i sensori di Hall.

Il sensore in esame ha un'uscita in tensione dierenziale, con un range ±10mV e una resistenza d'uscita di circa 100KΩ. L'amplicatore da strumentazione ha generalmente guadagno 200, dunque può raggiungere la saturazione pari a Vdd = 1.8V. La banda del sensore è di circa 200Hz, molto bassa, il segnale

utile è concentrato intorno alla continua.

La pressione dinamica è, come noto, proporzionale al quadrato della velocità del uido; dunque per apprezzare variazioni della velocità del uido di alme-no due ordini di grandezza, è necessario essere in grado di poter discriminare variazioni di pressioni, e dunque di tensione in uscita, di almeno 4 ordini di grandezza. Sono necessari dunque almeno 80dB di dynamic range, cioè almeno 14 bit di risoluzione.

Dato che la banda del segnale in ingresso è molto bassa, è conveniente utiliz-zare convertitori con oversampling, e in particolare il delta-sigma, in modo da poter utilizzare una frequenza di campionamento molto più alta della banda (comunque non proibitiva), per raggiungere una risoluzione elevata.

Generalmente l'uscita di un sensore viene preventivamente amplicata da un amplicatore da strumentazione con guadagno variabile (PGA: Program-mable Gain Amplier). Successivamente l'uscita dell'amplicatore viene l-trata con uun ltro anti-alias e convertita in digitale e inne elaborata da un DSP.

Uno degli argomenti approfonditi in questa tesi è stato quello di indagare la possibilità o meno di eseguire una prima lettura del sensore direttamente con il convertitore AD. Assodata la fattibilità di tale idea, è stata analizzata la caratteristica di questa lettura ed avanzata una semplice implementazione di un architettura in grado di eettuare tale lettura, senza discostarsi dall'ar-chitettura generale.

3.1.1 Lettura dell'amplicatore da strumentazione

Amplicando la tensione in uscita dal sensore, il rumore riportato in ingres-so risulta ridotto del guadagno dell'in-amp, dunque già si ha un'evidente vantaggio nella lettura. Non è semplice da progettare un amplicatore con stringenti speciche di rumore, su una banda prossima alla continua. Gene-ralmente si utilizzano architetture a bipolari, che hanno un minor contributo di tensione in ingresso, in particolare a bassa frequenza non avendo rumore icker. Per abbattere il rumore termico, dobbiamo prevedere maggior cor-rente di polarizzazione e quindi un maggiori rumore in corcor-rente, una maggior corrente di polarizzazione e quindi maggior rumore di corrente, non più tra-scurabile data la resistenza di circa 100KΩ del sensore.

Nelle implementazioni a MOS, è necessario prevedere una tecnica di can-cellazione dell'oset e del rumore icker. Nel caso che dunque si legga la tensione in uscita dall'amplicatore da strumentazione, il segnale in ingresso all'ADC avrà componenti frequenziali intorno alla continua, più componenti fuori banda di oset ripple, a multipli della frequenza di chopper dell'am-plicatore da strumentazione. Tali componenti devono essere ltrate via, è richiesto dunque un ltro on-chip, generalmente di non facile progettazione e molto ingombrante in termini di area.

Data la struttura del convertitore ∆ − Σ, è possibile sfruttare il ltro pre-sente intrinsecamente nell'ADC. In particolare, utilizzando un ltro CIC, è possibile posizionare i tap del ltro a multipli della frequenza di chopper per abbattere i contributi indesiderati sopra citati. Il ltro in cascata al modu-latore può non essere implementato direttamente su chip, ma la bit stream può essere trasmessa a un microprocessore, che eseguirà il ltraggio digitale.

3.1.2 Lettura diretta del sensore

Può essere vantaggioso chiedersi se sia possibile leggere direttamente l'uscita del sensore senza interporre alcun amplicatore da strumentazione; banal-mente per risparmiare un blocco nella catena di acquisizione, con evidenti risparmi in termini di dissipazione di potenza e ingombro. Inoltre, come già accennato nel precedente paragrafo, PGA con prestazioni di rumore molto spinte, su bande prossime alla continua, non sono circuiti facilmente proget-tabili. Date le basse tensioni in uscita dal sensore, specialmente in sensori termoelettrici, non si riuscirà ad eettuare digitalizzazioni con la stessa riso-luzione eettiva che ottenevamo interponendo l'in-amp.

La lettura diretta del sensore con il comparatore può essere vantaggiosa in tutte quelle applicazioni in cui, ovviamente, non risulterà critico avere la massima risoluzione possibile, ma permette di risparmiare il PGA (Program-mable Gain Amplier) nella catena del DAS. E' importante sottolineare come attualmente in commercio non sia semplice trovare amplicatori da strumen-tazione che raggiungano elevate prestazioni in termini di rumore. General-mente si trovano amplicatori da strumentazione a bipolari, che presentano un basso rumore di tensione in ingresso, a spese di una maggior corrente di polarizzazione e quindi un maggiori rumore in corrente, che non è più tra-scurabile data la resistenza di circa 100KΩ.

Per la lettura diretta, considerando che il range di tensione in uscita è ±10mV e la resistenza del sensore è Rs = 100KΩ e la banda di 200Hz

(sarà comunque presente un ltro anti-alias con banda pari a quella del se-gnale), si ha una d.s.p. di potenza dovuta al rumore termico del sensore di: 1.65610−15V2_{/Hz. Si ha un valore rms di V}

rms = 575nV e perciò un valore

picco-picco: Vpp = 2.3µV.

Per ottenere un convertitore che ci permetta di apprezzare, almeno teorica-mente, tali variazioni di tensione, senza snaturare la topologia circuitale, è possibile andare ad agire sulla tensione di riferimento del convertitore. In-fatti, il rumore di quantizzazione scala linearmente con la tensione di fondo-scala; dunque, nell'ipotesi che non si abbia un incremento del rumore elettrico e che sia trascurabile rispetto al rumore di quantizzazione, è possibile ottene-re una risoluzione eettiva analoga al convertitoottene-re "full-range" per la lettura dell'uscita dell'in-amp, avendo ridotto la tensione di fondo-scala, ottenendo dunque un LSB molto più ne.

Scegliendo una tensione di fondo-scala di ±200mV , con una risoluzione di 16 bit, si ha un LSB di circa 3µV , dunque si riesce, teoricamente, ad ef-fettuare una lettura no al livello di rumore del sensore. In realtà, anche nell'ipotesi che il rumore elettrico non incrementi al diminuire della tensione di riferimento, non è vero che esso è trascurabile rispetto a quello di

quantiz-zazione, anzi. Come vedremo in seguito, tale rumore ha un valore picco-picco di circa 50µV , dunque perderemo nella lettura circa 3 bit, passando a 13 bit eettivi, che è comunque un ottimo risultato per una prima lettura dei dati del sensore, senza ricorrere all'amplicatore da strumentazione. La tensio-ne di fondoscala di 200mV è stata scelta per rendere possibile la lettura di sensori con uscita in tensione anche superiore rispetto al ussimetro in esame.

3.2 Scelte architetturali

Il convertitore ∆ − Σ è un sistema complesso da progettare, presenta note-voli criticità e non sempre i risultati ottenuti dalla simulazione del sistema complessivo sono facilmente riconducibili a un circuito in particolare. E' ne-cessario dunque, prima di cimentarsi nel design transistor-level, svolgere una prima analisi ad alto livello, supportata da un tool software, per evidenziare i pregi di alcune scelte architetturali, evitare errori dicilmente risolvibili nel sistema completo, e per eettuare simulazioni delle prestazioni del sistema a priori, che necessiterebbero di tempi di elaborazione molto elevati.

Il tool più utilizzato in assoluto è il "sigma delta toolbox" presente su Matlab, storicamente il primo ad essere stato sviluppato e il più completo. L'ambien-te di lavoro Matlab permetL'ambien-te inoltre il processamento di molti risultati delle simulazioni sul sistema completo, come l'analisi spettrale o comportamenti statistici.

In questo lavoro di tesi si è preferito svolgere il design del convertitore, sup-portati dal tool "python-deltasigma", il porting su ambiente Python del so-pracitato tool Matlab. Il linguaggio di programmazione python è uno stru-mento utilizzato in numerose applicazioni, di rapido apprendistru-mento e in con-tinua evoluzione. Il python è distribuito con licenza open-source e si sta diondendo non solo in ambito universitario, ma anche in ambito industria-le. Nell'appendice A è proposta una rapida guida al tool, per quanto concerne lo specico progetto, mentre nel corso del capitolo e dei seguenti ne verranno spesso richiamati i risultati.

3.2.1 Ordine del modulatore

Denite alcune speciche legate all'ambito di applicazione, restano da de-nire molte caratteristiche del nostro convertitore, che rappresentano veri e propri gradi di libertà per il progettista.

Dato che la risoluzione richiesta non è troppo elevata, prediligendo una mag-gior semplicità circuitale, si è preferito realizzare un modulatore single bit, in

grado di garantire un'elevata linearità nella risposta del convertitore, grazie all'intrinseca linearità del DAC 1 bit in retroazione.

Dunque per ottenere una risoluzione eettiva di almeno 16 bit, è necessario un incremento di risoluzione di almeno 15 bit. Dalla equazione (2.10) che esprime l'incremento di risoluzione in funzione dell'OSR per un modulatore del primo ordine, si ottiene un valore di OSR ' 1088, necessario a rag-giungere la risoluzione desiderata. Dunque, noto che la banda del segnale in ingresso è di circa 200Hz, si ottiene una frequenza di campionamento superio-re a 435KHz. Tale valosuperio-re della fsuperio-requenza di campionamento non rappsuperio-resenta di per sé un limite nella progettazione del sistema. Anticipando l'informa-zione di una scelta architetturale del modulatore, ovvero l'implemental'informa-zione switched-capacitors (SC) del circuito, è necessario svolgere però un'ulterio-re riessione. Per un corun'ulterio-retto funzionamento di un sistema SC, infatti, è buona regola garantire che gli amplicatori utilizzati per realizzare gli inte-gratori, abbiano un prodotto guadagno-banda almeno un ordine di grandezza più grande della frequenza di campionamento, anché i segnali raggiungano correttamente il valore di regime prima che vengano campionati. Dunque il valore della frequenza di campionamento impone delle complicazioni nella progettazione degli amplicatori operazionali.

Inoltre, è conveniente utilizzare un OSR di un valore pari a una potenza di 2, per semplicare l'implementazione del ltro digitale decimatore in cascata al modulatore. Dunque con un OSR di 1024, si rispetterebbe al limite la specica sulla risoluzione, per lo più teorica e non eettiva, richiedendo un prodotto guadagno-banda degli amplicatori operazionali piuttosto elevata. Inne il modulatore del primo ordine è poco robusto rispetto al problema della dead-zone.

Le precedenti considerazioni inducono a scartare il modulatore del primo or-dine e a prendere in esame il modulatore del secondo oror-dine. L'incremento di risoluzione, a parità di OSR, risulta maggiore in un modulatore del se-condo ordine, come indicato dalla (2.12). Infatti, per ottenere un aumento di risoluzione di 15 bit, è suciente avere un OSR ' 1116. Utilizzando un OSR pari a una potenza di 2, ovvero OSR = 256, si ottiene un incremento di risoluzione teorica di 17.86, in grado di garantire un certo margine rispetto alle speciche richieste. Considerando la stessa banda del segnale in ingresso pari a 200Hz, con un OSR di 256, si ottiene una frequenza di campionamento di: fs = OSR · 2BS = 102.4KHz. Il modulatore del secondo ordine presenta

inoltre un miglior comportamento rispetto alla dead-zone, dunque la scelta ricade su tale ordine, con una frequenza ci campionamento di 100KHz, che impone speciche meno stringenti nella progettazione dell'amplicatore ope-razionale.

Data la più semplice implementazione e la possibilità di voler utilizzare più frequenze di campionamento, in modo da poter variare l'OSR in base al tipo di applicazione. Ad esempio, quando l'applicazione lo richiede, è possibi-le ridurre la frequenza di campionamento, e di conseguenza ridurre dell'OSR e dunque la risoluzione del convertitore, al netto di un minor consumo di potenza. E' stata adottata un'architettura TC del modulatore ∆ − Σ. Si adotteranno dunque circuiti switched-capacitors, in particolare di tale topo-logia saranno i due integratori presenti nel modulatore del secondo ordine.

3.2.2 Topologia del modulatore

Esistono varie architetture dei modulatori ∆ − Σ:

• Boser-Wooley (o CIFB: Cascade of Integrators FeedBack): utilizza due integratori con ritardo in cascata; l'uscita dell'ADC viene riportata in ingresso ai singoli integratori attraverso il DAC, e moltiplicati per coef-cienti opportuni. Un vantaggio di utilizzare integratori con ritardo consiste nel poter permettere agli amplicatori operazionali di ciascun integratore di andare a regime indipendentemente dall'altro integra-tore, in modo che siano più rilassate le speciche sulla velocità degli amplicatori.

Figura 3.1: Schema a blocchi di un modulatore del secondo ordine CIFB

• Silva-Steensgaard (o CIFF: Cascade of Integrators FeedForward): la struttura di Silva-Steensgaard che possiede un unico percorso di re-troazione dell'uscita verso l'ingresso del modulatore, mentre il segnale in ingresso e le uscite di ogni integratore con ritardo, vengono portate direttamente con dei percorsi di feedforward con opportuni coecienti,

in ingresso al quantizzatore. Il segnale in ingresso al ltro d'anello del modulatore, dato dalla dierenza del segnale in ingresso e il segnale in uscita dal DAC, contiene soltanto il rumore di quantizzazione sot-toposto a noise-shaping. Dunque il ltro d'anello non richiede elevati prestazioni di linearità. Tale modulatore richiede uun ulteriore blocche che realizzi il sommatore in ingresso al quantizzatore. Generalmente tale topologia è utilizzata nelle architetture multi-stadio.

Figura 3.2: Schema a blocchi di un modulatore del secondo ordine CIFF

• con feedback: un'altra struttura possibile è quella con error-feedback, che calcola direttamente la dierenza tra l'ingresso e l'ingres-so quantizzato convertito in analogico; tale dierenza, che rappresenta l'errore di quantizzazione, viene elaborata da un ltro e sottratta al se-gnale in ingresso. Nonostante la grande semplicità di questa topologia, è di dicile implementazione pratica a causa di un'elevata precisione richiesta per i componenti utilizzati nei blocchi che compongono il l-tro.

Figura 3.3: Schema a blocchi di un modulatore del secondo ordine con error-feedback

• CRFB: un'altra categoria di modulatori piuttosto utilizzata è realizzata con cascate di risonatori, ovvero con l'alternanza di integratori con ri-tardo e senza riri-tardo, per formare un risonatore stabile, con possibilità di percorsi sia di feedback che di feedforward. Il vantaggio di avere una cascata di risonatori consiste nel poter posizionare gli zeri della NTF sul cerchio di raggio unitario nel piano complesso, per poter massimizzare il rapporto segnale-rumore in banda. L'utilizzo di un integratore senza ritardo richiede prestazioni più stringenti sullo slew-rate e sulla ban-da dell'amplicatore operazionale utilizzato per gli integrattori. I poli dei singoli risonatori possono essere posizionati al di fuori del cerchio di raggio unitario; i singoli risuonatori saranno dunque intrinsecamen-te instabili, ma se inseriti nel sisintrinsecamen-tema in retroazione opportunamenintrinsecamen-te dimensionato, scongiurano la presenza di oscillazioni locali e rendono stabile il sistema. Le architetture con feedback sono generalmentte più stabili e presentano i maggiori beneci in termini di potenza dissipata.

Figura 3.4: Schema a blocchi di un modulatore del secondo ordine CRFB

• CRFF: Le topologie con feedforward presentano una minor distorsio-ne in uscita, ma distorsio-necessitano di un'ulteriore amplicatore che sommi, in uscita dall'ultimo integratore, il segnale in ingresso al modulattore con i segnali in uscita da ogni integratore. Inoltre, essendo presente un unico percorso di retroazione, il DAC non avrà speciche stringenti le correnti erogate per pilotare altri blocchi. Sono possibili anche topo-logie con percorsi sia di feedback che di feedforward, per ottenere la massima essibilità nella posizione degli zeri e dei poli della NTF. La scelta sulla topologia più indicata nel nostro progetto è legata alla scel-ta dell'architettura TD del nostro modulatore, con relativa implemenscel-tazione

Figura 3.5: Schema a blocchi di un modulatore del secondo ordine CRFF

con circuiti switched-capacitors. In questo tipo di circuiti, è conveniente ave-re un ritardo associato a ogni integratoave-re, per aveave-re speciche di velocità degli amplicatori operazionali più rilassate. Non ottenendo grandi beneci dalla scelta di cascata di risonatori, si è preferito optare per le più tradizionali topologie con cascate di integratori. In particolare la scelta è caduta sulla topologia CIFB, in quanto garantisce una minor complessità circuitale.

Dato che l'uscita del sensore e dell'amplicatore da strumentazione sono di tipo dierenziale, è preferibile utilizzare per il modulatore un'architettu-ra fully-dierential, in modo da sfruttare tutti i vantaggi di tale topologia circuitale (maggior reiezione di disturbi di modo comune, dinamica d'uscita doppia, maggior linearità), a spese di una maggior complessità circuitale. Ta-le scelta si riveTa-lerà decisiva anche per la scelta della tecnica di cancellazione dell'oset più opportuna.

Date le speciche sulla banda del segnale in ingresso, risulta fondamenta-le trattare l'oset e il rumore icker introdotto dal convertitore. Per ridurre tale contributo esistono delle tecniche statiche (quali il laser trimming dei componenti critici, o l'utilizzo di componenti esterni di precisione, comunque in grado solo di cancellare l'oset e non il icker, né eventuali derive dell'o-set) e tecniche dinamiche.

Tali tecniche dinamiche, implementabili direttamente sul circuito, permet-tono di cancellare, più o meno ecacemente, l'oset e il rumore icker in-trodotto dai dispositivi elettronici. In un'architettura di un modulatore del secondo ordine, il primo integratore è l'oggetto più critico sotto tale punto di vista, in quanto il rumore e l'oset del secondo integratore, vengono riportati in ingresso abbattuti dal guadagno del primo amplicatore operazionale in continua, dunque è praticamente trascurabile. Come detto, non lo è invece il rumore (per brevità in questa trattazione considereremo l'oset nel rumore