CAPITOLO 2 Ricevitori digitali per collegamenti ottici

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(1)CAPITOLO 2. Ricevitori digitali per collegamenti ottici. 2.1. Introduzione. Con la tecnologia 0.35 µm CMOS la maggior parte dei CDR IC (Clock and Data Recovery Integrated Circuit) presenti in letteratura non riesce a ricostruire segnali aventi un bit rate superiore a 2.48 Gb/s. Questo è dovuto, in particolare, all’esigenza di avere una frequenza di clock pari almeno al bit rate del segnale in ingresso al ricevitore se si utilizzano tecniche di progettazione tradizionali; infatti con la 0.35 µm CMOS non sembra possibile ottenere DCO (Digital Controlled Oscillator) o VCO (Voltage Controlled Oscillator) capaci di superare la frequenza nominale di 2.5 GHz. Per ottenere 5 GHz, come frequenza di clock, bisogna ricorrere alla 0.18 µm CMOS; per raggiungere i 20 GHz si utilizzano tecnologie più performanti come quelle a transistori bipolari a eterogiunzione (SiGe, InP). I ricevitori allo stato dell’arte utilizzano tecniche più sofisticate in cui la frequenza nominale del clock richiesta è pari alla frequenza dell’armonica fondamentale del segnale in ingresso al ricevitore (quindi 1.24 GHz se il bit rate è di 2.48 Gb/s). Principale oggetto di questa tesi è la presentazione di una nuova architettura di ricevitore nella quale una DLL (Delay Locked Loop) è utilizzata per generare, in modo opportuno, i segnali di sincronismo per il campionamento del segnale in ingresso ad alto bit rate. Questo tipo di approccio permette di utilizzare un oscillatore locale funzionante a 2.5 GHz per ricostruire segnali in ingresso con bit rate di 40 Gb/s oppure, dividendone la frequenza per quattro (quindi 625 MHz), per ricostruire segnali con bit rate di 10 Gb/s..

(2) Capitolo 2: Ricevitori digitali per collegamenti ottici. 16. In questo capitolo viene illustrato lo schema a blocchi di un generico ricevitore, lo stato dell’arte dei CDR/DEMUX e quello proposto in questa tesi.. 2.2. Schema generale di un ricevitore. Lo schema a blocchi di un generico ricevitore per collegamenti ottici è mostrato in figura 2.1.. TZ Amp Recovered Data Optical. Filter. Cable. 1. AGC. 2. R. M U X. N. Processing. D. E. Frame Level. C. In. D. Out. Clk. Photodiode Recovered Clock. Figura 2.1: Schema a blocchi di ricevitore per collegamenti ottici.. Descriviamo brevemente la funzione dei singoli blocchi: . Fibra ottica: mezzo in cui si propaga il segnale luminoso. Tipicamente questo segnale è formato da impulsi NRZ (NonReturn to Zero): il livello logico “1” si ha quando viene emessa luce, “0” altrimenti.. . Fotodiodo: converte il segnale luminoso ricevuto in una corrente che dipende dall’intensità del segnale luminoso stesso. In genere si utilizzano diodi PIN (hanno una zona di svuotamento molto larga favorendo la generazione di coppie elettrone-lacuna al presentarsi della radiazione elettromagnetica) oppure fototransistor (permettono un guadagno di corrente maggiore rispetto al diodo).. . Amplificatore transresistivo: converte la corrente proveniente dal fotodiodo in una tensione..

(3) Capitolo 2: Ricevitori digitali per collegamenti ottici. . 17. Filtro passa basso: filtra gli impulsi di tensione del transresistivo eliminando il rumore al di fuori della banda di interesse in modo da migliorare il rapporto segnale/rumore.. . Amplificatore con controllo automatico del guadagno: bilancia le eventuali fluttuazioni di ampiezza del segnale ricevuto.. . CDR: ricava i dati e il clock dal segnale ricevuto.. . Demultiplexer: scompone il segnale di ingresso in N segnali con bit rate N volte inferiore rispetto a quello di ingresso. Tipici valori di N sono 2, 4, 8 e 16.. . Framer: permette l’allineamento dei dati demultiplexati che vengono, in tal modo, correttamente reinstradati su fibra ottica o elaborati dal terminale di ricezione. In riferimento allo standard SONET, l’aggancio dei dati avviene tramite il riconoscimento della transizione dal byte A1 al byte A2 [1].. Focalizziamo l’attenzione sul CDR e sul DEMUX. Il CDR è necessario in quanto nella maggior parte delle comunicazioni digitali sincrone viene trasmessa solo l’informazione in modo da occupare la minor banda possibile e risparmiare sui collegamenti fisici che sarebbero richiesti dal segnale di sincronizzazione (clock) se esso fosse inviato insieme ai dati. Si intuisce la necessità di avere a disposizione un ricevitore che possa ricostruire il clock a partire dai dati che si presentano in ingresso. Il demultiplexer permette di passare dal livello gerarchico del segnale di ingresso a uno o più livelli gerarchicamente inferiori a seconda del valore di N. Oltre a questi segnali c’è il clock che viene fornito al framer e che gli permette di campionare correttamente i dati in uscita dal demultiplexer. In genere, questo clock si ottiene dividendo per N il clock ricostruito dal CDR. Nei sistemi più recenti, CDR e DEMUX sono inseriti in un unico circuito integrato. Nella letteratura tecnica sono state proposte numerose architetture nel tentativo di realizzare questi sistemi con le tecnologie meno costose (CMOS). Nel paragrafo seguente viene presentato un tipico esempio di CDR/DEMUX..

(4) Capitolo 2: Ricevitori digitali per collegamenti ottici. 2.3. 18. Esempio di CDR/DEMUX Out1 D E M U X. OutN Clk. In Phase In. Detector. Charge Pump. Loop Filter. Oscillator. Figura 2.2: Schema a blocchi di CDR/DEMUX.. Nella maggior parte dei sistemi VLSI (Very Large Scale Integrated circuits) ad alte prestazioni il clock viene generato mediante PLL (Phase Locked Loop) che è formato da un phase/frequency detector, un charge pump, un loop filter e un oscillatore. In un ricevitore del tipo in figura 2.2, i dati arrivano parallelamente al demultiplexer e al PLL che segue la fase dell’armonica fondamentale del segnale in ingresso e permette un corretto campionamento dei dati da parte del demultiplexer che funge anche da campionatore e da divisore di clock. Analizziamo i blocchi in maggior dettaglio.. 2.3.1. Il phase detector. I phase detector tipicamente utilizzati sono due: quello lineare e l’half rate early/late (bang-bang). Il phase detector lineare fornisce in uscita degli impulsi di tensione di durata proporzionale alla differenza tra la fase dell’armonica fondamentale del segnale in.

(5) Capitolo 2: Ricevitori digitali per collegamenti ottici. 19. ingresso al ricevitore e quella dell’oscillatore locale; questo tipo di relazione permette la progettazione del PLL utilizzando le tipiche tecniche di controllo analogico. Una delle più semplici realizzazioni di tale phase detector è quella con flip flop set/reset (FFSR) mostrata in figura 2.3. Clk Int è il segnale proveniente dall’oscillatore locale, con Clk Ref si indica l’armonica fondamentale del segnale ad alto bit rate in ingresso al ricevitore e Out PD è il segnale in uscita dal phase detector.. Clk Ref. S Q. Clk Int. Out PD. R. Figura 2.3: Rivelatore di fase lineare realizzato con FFSR.. I fronti in salita dei segnali di ingresso del phase detector possono essere trasformati in impulsi di breve durata per pilotare correttamente il flip flop SR. Un possibile andamento dei segnali del phase detector in considerazione è mostrato in figura 2.4. Si può notare come un aumento della differenza di fase tra Clk Ref e Clk Int provochi un proporzionale aumento del valore medio del segnale in uscita dal phase detector.. Clk Ref. Clk Int. S. R. Q. Figura 2.4: Possibile andamento dei segnali del phase detector di figura 2.3..

(6) Capitolo 2: Ricevitori digitali per collegamenti ottici. 20. Il bang-bang phase detector, invece, fornisce in uscita due segnali che indicano se il clock del sistema è in anticipo o in ritardo rispetto all’istante ideale di campionamento del segnale di ingresso; la relazione è fortemente non lineare e non permette l’utilizzo delle tecniche di controllo analogico. In realtà, l’utilizzo di un PLL basato sul secondo PD è preferibile in quanto il sistema risulta “quasi digitale”: ci sarà un controllore che accetta l’informazione digitale prodotta dal bang-bang phase detector e produce la tensione di controllo per il VCO secondo opportune strategie. In figura 2.5 è mostrata una possibile realizzazione dell’half rate early/late phase detector [2].. Figura 2.5: Possibile realizzazione del bang-bang phase detector.. Data In rappresenta il segnale ad alto bit rate in ingresso al ricevitore, C0 e C90 due segnali in quadratura provenienti dall’oscillatore locale e VCOup e VCOdown sono le uscite del bang-bang phase detector. La matrice di latch ha il compito di campionare l’ingresso e presentarlo in modo opportuno alla PDL (Phase Detector Logic) che decide come variare la fase dell’oscillatore locale in base allo sfasamento tra il clock del sistema e l’istante ideale di campionamento dell’ingresso (al centro del dato). I primi tre andamenti di figura 2.6 mostrano il principio di funzionamento di un normale bang-bang PD. A, T e B sono tre campioni del segnale di ingresso; in condizioni di.

(7) Capitolo 2: Ricevitori digitali per collegamenti ottici. 21. aggancio, A e B rappresentano due bit consecutivi mentre T è il campione prelevato durante la transizione dei dati. Il quarto andamento di figura 2.6 illustra il principio di funzionamento del bang-bang PD mostrato in figura 2.5; in questo caso i campioni consecutivi utilizzati sono sei e si presentano in uscita dalla matrice di latch.. . Figura 2.6: Esempi di sfasamento tra il clock e l’istante ideale di campionamento dell’ingresso.. L’informazione digitale finale si presenta in uscita dalla PDL che effettua le seguenti operazioni logiche sui campioni A1, T1, B1, A2, T2 e B2 dopo averli sincronizzati con la fase C0 del clock: VCOup = ( A1 ⊕ T 1) ∗ ( B1 ⊕ T 1) + ( A2 ⊕ T 2) ∗ ( B 2 ⊕ T 2). (2.1). VCOdown = ( A1 ⊕ T 1) ∗ ( B1 ⊕ T 1) + ( A2 ⊕ T 2) ∗ ( B 2 ⊕ T 2). In pratica, il segnale VCOup è attivo (e VCOdown non lo è) quando c’è la necessità di aumentare la fase dell’oscillatore locale (clock in ritardo), VCOdown è attivo (e VCOup non lo è) se la fase dell’oscillatore locale deve essere diminuita (clock in anticipo), negli altri casi il clock è agganciato correttamente..

(8) Capitolo 2: Ricevitori digitali per collegamenti ottici. 2.3.2. 22. Il charge pump. Trasforma gli impulsi di tensione in uscita dal PD lineare in impulsi di corrente che vanno in ingresso al filtro d’anello. Il circuito equivalente del charge pump è mostrato in figura 2.7. Vdd. + InCP. OutCP + -. Vss. Figura 2.7: Circuito equivalente del charge pump.. 2.3.3. Il loop filter. Il tipo di filtro d’anello più utilizzato è quello proporzionale-integrale (P-I) perché garantisce la stabilità della reazione e annulla sia la differenza di frequenza che di fase tra il clock e i dati. La più semplice implementazione è di tipo passivo a squadra RC. Un esempio è il filtro utilizzato in [3], mostrato in figura 2.8, che trasforma gli impulsi di corrente provenienti dal charge pump nella tensione di controllo del VCO.. Vcontrol R1 C2 C1. Figura 2.8: Loop filter passivo proporzionale-integrale..

(9) Capitolo 2: Ricevitori digitali per collegamenti ottici. 2.3.4. 23. L’oscillatore. Il VCO a risonatore LC (induttore-condensatore) è l’oscillatore più utilizzato per applicazioni di questo tipo nonostante i DCO siano più flessibili, robusti e più semplici da realizzare della controparte analogica. Ciò è dovuto principalmente al ridotto rumore di fase garantito da questi VCO [4] che quindi risultano preferibili nei sistemi ad alta frequenza. Nei processi CMOS, la difficoltà con cui vengono realizzati gli induttori e la scarsa qualità degli stessi fanno spesso preferire un altro tipo di oscillatori, i ring oscillator, che possono essere controllati totalmente in digitale o in analogico, a seconda dell’implementazione, e forniscono più fasi del clock. Da notare che se la frequenza da sintetizzare è molto elevata e a basso rumore di fase è sempre necessario ricorrere a risonatori esterni. Alcuni esempi di oscillatore sono riportati nelle figure 2.9, 2.10 e 2.11.. Figura 2.9: VCO a risonatore LC con uscite in quadratura..

(10) Capitolo 2: Ricevitori digitali per collegamenti ottici. (a). 24. (b). Figura 2.10: Cella di ritardo (a) e ring oscillator (b) utilizzati in [4].. (a). (b). Figura 2.11: Cella di ritardo a controllo digitale (a) e DCO (b) utilizzati in [5]..

(11) Capitolo 2: Ricevitori digitali per collegamenti ottici. 2.3.5. 25. Il demultiplexer. Una semplice ed efficace implementazione di demultiplexer è quella composta da flip flop in cascata. Utilizzando il bang-bang phase detector, il primo stadio può essere formato dal PD stesso¹. Una possibile implementazione è quella utilizzata in [6], mostrata in figura 2.12, in cui l’elemento base è costituito da due flip flop (uno master/slave e uno master/slave/master).. Figura 2.12: Demultiplexer 1:8.. Il demultiplexer campiona i dati in ingresso e divide il clock generato dall’oscillatore locale per temporizzare adeguatamente i vari stadi. I dati e il clock così ottenuti vengono presentati al framer che può effettuare correttamente il suo lavoro.. ¹ Ad esempio, si può avere una prima demultiplazione andando a prelevare i segnali A1 e B1 dal circuito di figura 2.5. Da notare che l’aggettivo half rate del bang-bang phase detector deriva dal fatto che la sua frequenza di funzionamento è pari alla frequenza dell’armonica fondamentale dei dati in ingresso e quindi pari alla metà del bit rate..

(12) Capitolo 2: Ricevitori digitali per collegamenti ottici. 2.4. 26. Il nuovo CDR/DEMUX. L’idea che porta alla progettazione del nuovo ricevitore è quella di usare le tecniche messe a punto per il progetto e la realizzazione degli anelli ad aggancio di ritardo (DLL) basati sul controllo digitale del carico (shunt capacitor) per costituire un’architettura in grado di campionare il segnale di ingresso ad alto bit rate con una risoluzione inferiore al tempo di bit in modo da ricavare il valore logico dei dati trasmessi. Da questo punto di vista, il circuito si comporta come uno straordinario misuratore digitale di tempi (TDC: Time to Digital Converter) con risoluzione inferiore alla decina di picosecondi. In figura 2.13 è mostrato lo schema a blocchi, di principio, dell’architettura proposta. La DLL, realizzata con celle a carico variabile [7], è collegata al dispositivo che ne permette la linearizzazione, all’oscillatore locale a cui deve rimanere agganciata, ai campionatori ad alta velocità per fornire loro i segnali di sincronismo e ai campionatori ausiliari per controllare la situazione del pettine di segnali generato dalla linea di ritardo. Questi ultimi sono a loro volta collegati ai riconoscitori fronti e valutatore per calcolare il numero di periodi presenti all’interno della catena in modo da verificarne le condizioni di aggancio. I campionatori veloci sono anche collegati alla rete di acquisizione dati (interfaccia configurabile) che preleva i dati campionati non ordinati, li sincronizza e li immette nella rete di riordino. Una volta riordinati i campioni, il decisore porta in uscita i dati demultiplexati e le informazioni sul sincronismo tra i dati ricevuti e il clock. La rete per il CDT (Code Density Test) è utilizzata solo nella fase di linearizzazione della DLL. Per poter funzionare correttamente, il ricevitore è collegato a una logica di controllo realizzata con tecniche semi-custom. Il cuore del sistema è costituito dalla DLL. La gestione dell’aggancio complessivo, gestita dalla logica di controllo, è particolarmente delicata e può essere spezzata in diverse fasi, alcune delle quali effettuate durante la messa a punto a ogni accensione del chip, altre durante il funzionamento. Le fasi iniziali, pensate per compensare eventuali difformità dal caso ideale dovute al processo o a condizioni comunque stabili, sono elencate di seguito: 1) Aggancio dell’oscillatore locale a un clock di riferimento esterno a frequenza simile a quella ideale di funzionamento..

(13) Capitolo 2: Ricevitori digitali per collegamenti ottici. 27. Riconoscitori fronti e valutatore. Ne. Campionatori (aux). Eval. Regolazione. Reg_1. Linearizzazione. Lin. D.L.L.. P.D.. Dll_ph. Osc.. Reg_2. 1 canale. Zo. N b/s. Campionatori. Φ. Interfaccia (config.). Cfg_1. Rete per C.D.T.. Cdt_out. Rete di riordino. Cfg_2. Decisore. Φ. Clock. Elab. Num.. Osc_ph quality. 16 canali N/16 b/s. Figura 2.13: Schema a blocchi dell’architettura del ricevitore proposto..

(14) Capitolo 2: Ricevitori digitali per collegamenti ottici. 28. 2) Si procede all’aggancio della DLL all’oscillatore locale usando gli appositi condensatori, controllati globalmente allo stesso modo in tutte le celle. L’aggancio avviene su un multiplo intero del periodo di clock, a priori incognito. In questa fase, i condensatori di linearizzazione sono mantenuti nella configurazione di massima dinamica. 3) Si disattiva il controllo per l’aggancio della DLL e, inviando in ingresso un segnale indipendente con frequenza superiore a quella dell’oscillatore locale, si procede alla linearizzazione della catena regolando i condensatori di calibrazione individuali di ciascuna cella. La linearizzazione si ottiene con test statistici (Code Density Test) e serve per equalizzare il più possibile i ritardi delle celle che differiscono tra loro per via del processo di fabbricazione o di condizioni comunque stabili [7]. 4) Si riattiva il meccanismo di aggancio per riagganciare la DLL all’oscillatore locale dopo la linearizzazione. 5) Si valuta quale situazione di aggancio sia stata effettivamente conseguita e si imposta la configurazione della rete di interfaccia e riordino dei dati. A questo punto, il sistema è pronto per iniziare l’effettivo campionamento dei dati. La configurazione grossolana della DLL non dovrebbe più subire variazioni e la condizione di regime (linea agganciata) dovrebbe essere garantita da una regolazione fine sia della DLL che dell’oscillatore locale. Le fasi di normale funzionamento sono le seguenti: 1) Si. campiona. l’ingresso. ricavando. informazioni. sul. sincronismo. dell’oscillatore locale che viene corretto per mantenere l’aggancio con i dati. 2) Si verifica che la differenza tra l’oscillatore locale e quello di riferimento sia compresa nelle specifiche. Si mantiene l’aggancio dell’oscillatore locale ai dati e quello della catena dei ritardi all’oscillatore locale. Occorre osservare che una fuoriuscita dall’intervallo di regolazione della DLL, dovuta a forti variazioni di fattori locali come temperatura o tensione di alimentazione, richiede di ripetere integralmente la procedura, con una nuova configurazione di aggancio. Passiamo ora a una descrizione dei parametri di interesse e dell’architettura. Da precisare che in questa sezione vengono tralasciati alcuni aspetti critici che saranno affrontati nei capitoli successivi..

(15) Capitolo 2: Ricevitori digitali per collegamenti ottici. 2.4.1. 29. Parametri di interesse e assegnazione dei valori. Definiamo Tc il ritardo medio di cella, Nc il numero di celle, Tbit la durata di un bit in ingresso al ricevitore, Tclk il periodo dell’oscillatore locale, Nbit il numero di campioni per bit e Ne il numero di periodi del segnale dell’oscillatore locale al quale si aggancia la DLL a regime. In condizioni di aggancio, il ritardo totale introdotto dalla linea è costante ed è valida la seguente relazione: NcTc = NeTclk. (2.2). Il ritardo medio di cella che soddisfa la (2.2) è quindi:. Tc =. Ne Tclk Nc. (2.3). È bene notare che nella (2.3) Nc e Tclk sono imposti una volta definita l’architettura mentre Ne e Tc si vengono a trovare in una delle possibili soluzioni che soddisfano la relazione di aggancio. Per garantire che il flusso di informazione sia campionato completamente dai segnali generati dalla catena dei ritardi deve essere:. Nc ≥ Nbit. Tclk Tbit. (2.4). in modo da avere almeno Nbit campioni per ogni bit. Infatti, l’intervallo di tempo che intercorre tra un fronte e il successivo è pari a Tclk/Nc; questo è vero se i valori di Nc e Ne sono primi tra loro, altrimenti un certo numero di fronti di campionamento generati dalla DLL viene a cadere nello stesso istante. Per convincersi di questa ulteriore condizione, è sufficiente osservare che il valore dell’istante di campionamento Tk della cella k, a meno di meno multipli del periodo dell’oscillatore locale, è dato da:.

(16) Capitolo 2: Ricevitori digitali per collegamenti ottici. Tk = kTc Tclk = k. Ne Tclk Nc Tclk. 30. con k = 0, 1, …, (Nc – 1). (2.5). La posizione Ck del dato campionato dalla cella k è quindi:. Ck = kNe Nc. con k = 0, 1, …, (Nc – 1). (2.6). Se il rapporto tra Ne e Nc potesse semplificarsi, a causa di divisori comuni, i valori specificati dalla (2.5) non potrebbero essere tutti diversi. Analogamente per la (2.6). Per chiarire meglio queste ultime due relazioni, in figura 2.14 è rappresentata una DLL costituita da 4 elementi di ritardo (a) assieme all’andamento ideale dei segnali in uscita dalle celle e del clock, supponendo che il numero di periodi del segnale dell’oscillatore locale al quale si aggancia la DLL a regime sia pari a 3 (b).. Phase Detector. Phase Controller (a). fclk. Vclk. Tc 0. V0. Tc. V1. 1. Tc 2. Delay Line. V2. Tc 3. V3.

(17) Capitolo 2: Ricevitori digitali per collegamenti ottici. 31. Vclk Tc. V0 Tc. (b). V1 Tc. V2 Tc. V3. Tclk. Figura 2.14: DLL costituita da 4 elementi di ritardo (a) e andamento ideale dei segnali in uscita dalle celle e del clock (b).. Dalla relazione (2.3) si ricava un ritardo medio di cella pari a 3/4 del periodo dell’oscillatore locale. L’intervallo di tempo che intercorre tra un fronte e il successivo è pari a 1/4 del periodo di clock. I risultati ottenuti applicando la (2.5) e la (2.6) sono mostrati in tabella 2.1.. k 0 1 2 3. T k/Tclk 0 3/4 1/2 1/4. Ck 0 3 2 1. Tabella 2.1: Risultati delle relazioni (2.5) e (2.6) applicate all’esempio di figura 2.14.. Il riscontro grafico di tali risultati è mostrato in figura 2.14 (b)..

(18) Capitolo 2: Ricevitori digitali per collegamenti ottici. 32. A partire dalle relazioni individuate, possiamo assegnare concretamente dei valori alle grandezze facendo riferimento allo standard SONET/SDH e considerando il bit rate del segnale in ingresso pari a 40 Gb/s¹. In queste condizioni si ottiene Tbit = 25 ps. Per la corretta acquisizione dell’informazione si può porre ragionevolmente Nbit pari a 3. Questo perché una prima analisi lascia supporre che occorra un valore dispari superiore all’unità per ottenere le informazioni di sincronizzazione e correggere eventualmente errori di campionamento; tale scelta, infatti, permette l’implementazione di tecniche di correzione a maggioranza. Naturalmente, più grande è il numero Nbit e più stringenti sono le specifiche sui circuiti di campionamento e temporizzazione. Per l’oscillatore locale si può porre Tclk = 400 ps. La frequenza di 2.5 GHz, con il processo 0.35 µm CMOS, appare la massima utilizzabile per far funzionare i circuiti sincroni che devono gestire il controllo e l’elaborazione dei dati. Inoltre la scelta di un multiplo intero di Tbit è giustificata dall’esigenza che i segnali generati dalla catena dei ritardi siano sempre nella stessa relazione di fase con il segnale digitale di ingresso. La scelta del valore 16 è motivata dalla struttura della maggior parte dei framer (ad esempio [8]) dotati di interfaccia SFI-5². Dalla (2.4) si ricava quindi Nc ≥ 48. Non sembrano esistere motivi per usare la DLL con lunghezza superiore al minimo; avendo fissato gli altri parametri, ciò equivarrebbe a campionare l’ingresso in più siti nello stesso istante. Nel caso in cui si voglia ricostruire un segnale di ingresso con bit rate di 10 Gb/s, è possibile mantenere la stessa architettura, anche se non ottimale per tale bit rate, utilizzando un clock con periodo di 1600 ps (ottenuto, ad esempio, dividendo per quattro il clock di 2.5 GHz); infatti, essendo Tbit = 100 ps e considerando ancora Nbit pari a 3, il valore di Nc non cambia. Come si vedrà nei capitoli successivi, tale possibilità risulta molto utile.. ¹ In realtà, il protocollo SDH prevede una velocità dati di 39813.12 Mb/s. La durata di un bit, quindi, è pari a 25.117 ps. Per comodità, nel testo si fa riferimento a valori approssimati. ² SFI-5 (Serdes Framer Interface - Level 5) è uno standard approvato dall’OIF (Optical Internetworking Forum) che permette il corretto interfacciamento tra CDR/DEMUX e framer per la ricostruzione di segnali a 40 Gb/s..

(19) Capitolo 2: Ricevitori digitali per collegamenti ottici. 2.4.2. 33. Condizioni di aggancio della DLL. Il valore di Ne che si viene a determinare nella condizione di regime dipende dal valore del ritardo medio di cella nelle condizioni iniziali, cioè dalle condizioni di processo e ambientali in cui il chip si viene a trovare. Il sistema di aggancio, se realizzato in modo classico, va a cercare spontaneamente la condizione immediatamente più vicina a quella di partenza. Occorre quindi individuare tale condizione, cioè il valore di Ne, verificare che sia ammessa (Ne primo rispetto a Nc) e impostare correttamente le reti di acquisizione e di riordino. Dall’esame della tabella 2.2, ottenuta utilizzando le relazioni (2.3) e (2.6), si ricavano le condizioni di riordino per i primi valori utili di Ne che sono 5, 7, 11, 13, 17, 19 e 23. A questi valori di Ne corrispondono valori medi del ritardo di cella che coprono un intervallo da 41.86 ps a 192.58 ps. Sembrerebbe conveniente progettare la cella in modo che, in condizioni di processo e funzionamento tipiche, abbia un ritardo (con metà dei condensatori di calibrazione inseriti) pari a 117.22 ps, con un intervallo di regolazione di ± 32 ps e con una risoluzione dell’ordine di 1 ps. Su questi aspetti si tornerà nei capitoli successivi..

(20) Capitolo 2: Ricevitori digitali per collegamenti ottici. Ne Tc Cella k 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47. 5 41,86 Posizione 0 5 10 15 20 25 30 35 40 45 2 7 12 17 22 27 32 37 42 47 4 9 14 19 24 29 34 39 44 1 6 11 16 21 26 31 36 41 46 3 8 13 18 23 28 33 38 43. 34. 7 58,61. 11 92,1. 13 108,85. 17 142,34. 19 159,09. 23 192,58. 0 7 14 21 28 35 42 1 8 15 22 29 36 43 2 9 16 23 30 37 44 3 10 17 24 31 38 45 4 11 18 25 32 39 46 5 12 19 26 33 40 47 6 13 20 27 34 41. 0 11 22 33 44 7 18 29 40 3 14 25 36 47 10 21 32 43 6 17 28 39 2 13 24 35 46 9 20 31 42 5 16 27 38 1 12 23 34 45 8 19 30 41 4 15 26 37. 0 13 26 39 4 17 30 43 8 21 34 47 12 25 38 3 16 29 42 7 20 33 46 11 24 37 2 15 28 41 6 19 32 45 10 23 36 1 14 27 40 5 18 31 44 9 22 35. 0 17 34 3 20 37 6 23 40 9 26 43 12 29 46 15 32 1 18 35 4 21 38 7 24 41 10 27 44 13 30 47 16 33 2 19 36 5 22 39 8 25 42 11 28 45 14 31. 0 19 38 9 28 47 18 37 8 27 46 17 36 7 26 45 16 35 6 25 44 15 34 5 24 43 14 33 4 23 42 13 32 3 22 41 12 31 2 21 40 11 30 1 20 39 10 29. 0 23 46 21 44 19 42 17 40 15 38 13 36 11 34 9 32 7 30 5 28 3 26 1 24 47 22 45 20 43 18 41 16 39 14 37 12 35 10 33 8 31 6 29 4 27 2 25. Tabella 2.2: Relazione tra Ne, Tc e l’ordine dei campioni..

(21) Capitolo 2: Ricevitori digitali per collegamenti ottici. 2.4.3. 35. Rete per il riconoscimento della condizione di aggancio. Per riconoscere l’effettiva situazione di aggancio occorre una rete dedicata che sia in grado di evidenziare il numero esatto di periodi dell’oscillatore locale contenuti nella catena, ovvero il valore di Ne effettivo. Per questo è sufficiente introdurre una schiera di campionatori ausiliari, pilotati da un segnale generato dal circuito di controllo, che abbiano come ingresso le linee di pilotaggio dei campionatori principali. A ogni attivazione, questi campionatori fotografano lo stato del pettine di campionamento e il conteggio dei fronti presenti nella stringa ottenuta corrisponde al valore di Ne. Osserviamo che i campionatori possono essere anche gli stessi che si utilizzano in fase di calibrazione per eseguire il test statistico che permette la linearizzazione della DLL [7]. La verifica di Ne può essere fatta a frequenza molto bassa rispetto al clock locale e sembrerebbe conveniente gestirla con blocchi combinatori e flip flop in logica CMOS statica, con il clock generato direttamente dalla rete di controllo. In figura 2.15 è mostrata l’architettura di una semplice rete, attivata dal circuito di controllo, che dopo 50 cicli presenta in uscita il valore di Ne. Al primo ciclo di clock (attivazione del segnale Sample) si campionano le uscite della linea di ritardo. Al secondo ciclo di clock vengono caricati nello shift register le uscite del blocco combinatorio; tali uscite presentano un numero di “1” pari al numero di transizioni da “1” a “0” delle uscite dei campionatori che è pari a Ne. Per ricavare il valore di quest’ultimo basta effettuare la somma (48 cicli di clock). Ottenuto il valore di Ne, tramite una adeguata rete sequenziale è possibile effettuare la configurazione delle reti di acquisizione e di riordino dati (all’accensione) e verificare l’aggancio della DLL (durante il funzionamento)..

(22) Capitolo 2: Ricevitori digitali per collegamenti ottici. 36. Dalla DLL. D. D. D. D. Q. Q. Q. Q. Sample. Load/Sum. Ø. 0. 0. 0. 0. 1. 1. 1. 1. D. Q. D. Q. D. Q. D. Q. Slow_clock Reset. D. D. D. D. D. Q. Q. Q. Q. Q. Ne Figura 2.15: Rete logica con il campionatore ausiliario e circuiti per il calcolo di Ne. I segnali di clock e di controllo provengono dal circuito di controllo..

(23) Capitolo 2: Ricevitori digitali per collegamenti ottici. 2.4.4. 37. Reti per l’acquisizione e il riordino dei campioni. Dopo aver individuato la condizione di aggancio, occorre mettere a punto e configurare la rete per la corretta acquisizione dei campioni. Questo compito è complicato dal fatto che ogni campionatore veloce è attivato da un segnale con diverso ritardo rispetto al fronte del clock generato dall’oscillatore locale che pilota la rete sincrona di riordino. Pertanto le uscite campionate sono disponibili in istanti diversi e non è possibile garantire per tutti il rispetto del tempo di setup rispetto al clock. Utilizzando un clock costituito dalle fasi Φ1 e Φ2 e dai rispettivi segnali negati, è ragionevole pensare che metà delle uscite potranno essere acquisite con la prima fase e l’altra metà con la seconda. Il problema non è però di semplice soluzione perché l’attribuzione della fase di acquisizione per ciascuna linea dipende dalla configurazione di aggancio della DLL e dai ritardi presenti tra oscillatore locale e fasi generate. Per permettere il corretto trasferimento alla rete sincrona occorre, quindi, predisporre un’adeguata rete in grado di sfruttare le caratteristiche del clock a due fasi che pilota la rete sistolica, programmabile in modo diverso a seconda della condizione di aggancio, cioè del valore di Ne riscontrato. In figura 2.16 è mostrata una possibile realizzazione di tale circuito in cui la configurazione è garantita dalla cella di memoria M. Sembra conveniente gestire l’impostazione dei valori di M nelle 48 celle di acquisizione tramite accesso seriale, usando registri tradizionali in configurazione SIPO (Serial In, Parallel Out)..

(24) Capitolo 2: Ricevitori digitali per collegamenti ottici. 38. Φ1. 0. Dato campionato. Dato sincrono. 1. Φ2. Φ1. M. Φ2. Figura 2.16: Rete di acquisizione del campione da parte della sezione sistolica. M rappresenta una cella di memoria appartenente a un sistema a scansione, impostabile dal controllore in funzione delle condizioni di aggancio rilevate.. Una volta acquisiti i campioni in modo sincrono, occorre progettare una rete, in grado di lavorare con throughput unitario alla frequenza di 2.5 GHz, che li assembli ordinatamente, riportando prima di tutto a essere adiacenti gli Nbit campioni relativi allo stesso dato. Anche in questo caso, il compito richiesto varia in funzione della condizione di aggancio che si è instaurata nel sistema. Una rete di riordino del tutto generale potrebbe essere realizzata da una matrice di celle di scambio, impostabili con il meccanismo delle memorie di configurazione, la cui architettura è mostrata in figura 2.17. Allo scopo di far lavorare la rete alla frequenza di 2.5 GHz è necessario ricorrere a una struttura sistolica data la tecnologia a disposizione..

(25) Capitolo 2: Ricevitori digitali per collegamenti ottici. Figura 2.17:. 39. M. M. M. M. M. M. M. M. M. Architettura della rete di riordino. Ogni cella è dotata di una memoria di configurazione, impostabile tramite un meccanismo di scansione.. La struttura della singola cella, il cui schema logico è mostrato in figura 2.18, prevede solo alcuni registri di pipeline, da realizzare dinamicamente secondo il tipico stile sistolico, e di un multiplexer a tre vie, comandato dai bit di configurazione.. Down. Up'. Ok. Ok'. M. Up. Down' Config. Clock. Figura 2.18: Schema logico della cella per la matrice di riordino..

(26) Capitolo 2: Ricevitori digitali per collegamenti ottici. 2.4.5. 40. Rete per la valutazione dell’uscita. Dopo aver riordinato i campioni acquisiti, ponendo in celle adiacenti quelli campionati in istanti successivi, occorre implementare una rete per la generazione dell’uscita e di ulteriori parametri utili per il raggiungimento e il mantenimento del sincronismo. Questo tipo di valutazione può essere fatta ancora in modo sistolico da celle che hanno in ingresso gli Nbit campioni, che nel nostro caso sono 3, corrispondenti allo stesso bit. In figura 2.19 sono rappresentati i possibili sfasamenti tra il clock e i dati. In condizioni di aggancio, i tre campioni del segnale di ingresso (In_1, In_2 e In_3) rappresentano lo stesso bit.. Clock agganciato. Data In. In_1. In_2. In_3. Clock in anticipo. Data In. In_1. In_2. In_3. Clock in ritardo. Data In. In_1. In_2. In_3. Figura 2.19: Possibili sfasamenti tra il clock e i dati in ingresso.. La decisione sul valore finale del dato può essere fatta a maggioranza mentre le informazioni sul sincronismo e sulla qualità della ricezione possono essere fatte sulla base degli eventuali errori rilevati. Le informazioni sulla qualità possono essere.

(27) Capitolo 2: Ricevitori digitali per collegamenti ottici. 41. sommate per tutti i bit e mediate su più periodi in modo da poter essere lette dal controllore con periodicità non elevatissima. La logica della cella di elaborazione è espressa in tabella 2.3 assieme a una breve spiegazione della codifica (Note). In_1, In_2 e In_3 sono i tre campioni del bit di ingresso, Out rappresenta la decisione sul valore finale, il parametro Sync dà informazioni sull’aggancio del clock ai dati di ingresso ed Error evidenzia le situazioni in cui un errore nel campionamento non può essere giustificato da una perdita del sincronismo.. In_1 0 0 0 0 1 1 1 1. In_2 0 0 1 1 0 0 1 1. In_3 0 1 0 1 0 1 0 1. Out 0 0 0 1 0 1 1 1. Sync 00 01 00 11 11 00 01 00. Error 0 0 1 0 0 1 0 0. Note Clock agganciato Clock in ritardo Errore Clock in anticipo Clock in anticipo Errore Clock in ritardo Clock agganciato. Tabella 2.3: Comportamento della cella di valutazione delle uscite e dei parametri del sincronismo..

(28) Capitolo 2: Ricevitori digitali per collegamenti ottici. 42. Bibliografia. X X.

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