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FONDAMENTI DI INFORMATICA
Prof. PIER LUCA MONTESSORO Facoltà di Ingegneria Università degli Studi di Udine
Memoria cache, interrupt e DMA
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Nota di Copyright
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Memoria cache
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Memoria cache
• L’idea risale agli anni ’60
• Dagli anni ’90 le memorie cache risiedono sul chip del microprocessore
Memoria centrale
CACHE 20-1000 volte
più piccola della RAM 5-20 volte più veloce
CPU
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Miss e Hit
• La CPU genera l’indirizzo I e il comando di lettura
• Se il dato non è nella cache: MISS – leggere il dato dalla memoria centrale – copiarlo in cache tenendo traccia
dell’indirizzo I, per i riferimenti futuri
• Se il dato è nella cache: HIT
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Problemi
• Directory dei dati contenuti in base agli indirizzi di memoria
• Dimensione della cache e gestione in base al principio di località spaziale dei programmi
• Criterio di mappatura tra la posizione in
memoria centrale delle parole in memoria
centrale e in cache (cache completamente
associativa, a mappatura diretta, associativa
a più vie)
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Mappatura diretta
• Capacità della cache: L = 2 l linee
• Linee di W = 2 w parole (C = LxW parole nella cache)
• Memoria centrale di B = 2 b blocchi (ogni blocco delle stesse dimensioni della cache)
• Indirizzo: IB b IL l IW w
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Mappatura diretta
linea k
cache
memoria
linea k
linea k
linea k
...
blocco 0
blocco 1
blocco 2
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Mappatura diretta
IB IL IW
TAG RAM DATA RAM
Linea per linea, contiene il numero del blocco da cui provengono
Linea per linea, contiene copia delle parole di memoria compar. hit/miss
alla CPU
OE SEL
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Cache completamente associativa
• Ogni linea di memoria può essere copiata in qualsiasi posizione della cache
• CAM: Content Addressable Memory
• Ogni linea di memoria ha un proprio univoco indirizzo
– la TAG RAM ha L posizioni di b+l bit
• Nota: a seguito di un cache miss, bisogna individuare la linea da riscrivere nella cache
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Cache parzialmente associativa
• Detta anche associativa a più vie
• Prevede un funzionamento analogo alla mappatura diretta, ma con più banchi di cache in cui può trovarsi il dato
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Cache parzialmente associativa
IB IL IW
TAG RAM DATA RAM
compar.
alla CPU
OE SEL
OE SEL
compar.
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Il problema della scrittura
• Fortunatamente le scritture sono meno frequenti delle letture (si pensi all’instruction fetch, alle scritture nei registri, ecc.)
• Due approcci – scrittura immediata
si aggiorna la memoria centrale immediatamente (o quasi)
riduzione delle prestazioni – scrittura differita
si tiene traccia delle modifiche effettuate sul contenuto della cache mediante un “dirty bit” per ogni linea
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Il problema del rimpiazzamento
• Analogie con la paginazione (v. sistemi operativi)
• Principali strategie:
– LRU (Least Recently Used) – FIFO (First-In First-Out) – RAND (a caso)
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Interrupt e DMA
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Il problema della gestionde dell’I/O
• Le operazioni di input/output sono asincrone rispetto alla CPU
• Due approcci:
– polling – interrupt
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LOOP: INB R1, 0001 TSTI 0001 JMPNZ LOOP
Polling
• Il programma esegue un ciclo di attesa:
• Limitata efficienza
• Incompatibile con il multitasking
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Interrupt
• Si basa su:
– segnale hardware che permette ai dispositivi esterni di segnalare eventi alla CPU
– routine di servizio dell’interrupt attivata quando la CPU riceve la segnalazione
Address bus CPU
Control Unit Arithmetic and Logic
Unit PC
IR R0
R1 R15
Memoria Dispositivi di I/O
0000 0001 0002 0003 0004 0005 0006 0007.
..
...
Data bus Control bus SP
flags
segnale di interrupt
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Esempio
t
CPU
stampante programma
principale
programma principale
programma principale
routine di servizio (invio di 1 carattere alla stampante)
stampa stampa stampa stampa
La stampante segnala alla CPU di essere pronta a ricevere un nuovo carattere
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Gestione dell’interrupt
• Salvare il program counter nello stack
• Salto alla routine di servizio
• Salvataggio dei registri e dello stato del processore (la cosiddetta PSW - Processor Status Word)
• Eseguire l’operazione di I/O
• Ripristinare lo stato dei registri e del processore
• Ripristinare il valore del program counter salvato
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Mascheramento dell’interrupt
• La chiamata ad una routine di interrupt normalmente attiva un flip-flop che disabilita la ricezione dell’interrupt mentre si sta ancora servendo il precedente
• Esiste però quasi sempre almeno una linea di interrupt “non mascherabile” per le emergenze (es. caduta di
alimentazione)
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Vettori di interrupt
• Permettono di gestire più periferiche
• Due approcci:
– linee di richieste indipendenti – controller esterno
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Linee di richieste indipendenti
CPU
...
INT 0 INT 1 ar bi tr o di pr io rità
ad dr es s regi st er
CALL ROUTINE 0 CALL ROUTINE 1 CALL ROUTINE 2
CALL ROUTINE i
... INT N
INT 2
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Controller esterno
• I dispositivi vengono gestiti da un sistema esterno:
– La CPU riceve il segnale di interrupt – La CPU segnala al controller esterno che
sta eseguendo un ciclo di interruzione – Il controller seleziona la periferica da
servire e trasmette alla CPU, mediante il bus dati, il “selettore di interruzione”
(l’informazione di quale periferica è stata
selezionata)
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