In Figura (5.5) è mostrata la versione fully dierential dell'integratore pre- sentato in precedenza. Il circuito mantiene tutti i vantaggi visti in precedenza con i bene ci di una struttura fully dierential. L'espressione dell'uscita dif- ferenziale in funzione di Vin = (Vin+− V
−
in) e Vf b = (Vf b+− Vf b−), tralasciando
il contributo di rumore è la seguente Vout(2+)= Vout(2)+ Cs Cf · (Vin(2)− Vf b(1)) (5.6) I condensatori C+ cm e C −
cm forniscono un meccanismo di controllo del modo
comune in uscita all'integratore. Come vedremo in seguito, l'architettura scelta per realizzare i due ampli catori operazionali fully dierential non è adatta a un meccanismo di controllo di modo comune dinamico come quello visto nel terzo capitolo e una soluzione statica non potrebbe funzionare cor- rettamente a basse tensioni di alimentazione. Per questo motivo abbiamo do- vuto sviluppare un sistema di controllo di modo comune operante sull'uscita dell'integratore.
Figura 5.5: Schema circuitale integratore switched capacitor a due stadi fully dierential
Capitolo 5 Convertitore ∆Σ Low-Voltage Page 104 Per dimostrare la validità del sistema mettiamoci nella condizione di in- gresso dierenziale nullo e andiamo a scrivere la variazione di tensione sulla capacità C+
cm da fase 1 a fase 2 in questo modo
∆V(1→2) C+cm = V (2) Ccm+ − V (1) Ccm+ = VCM O− V (1) oc − Vic(2) 1 − V (1) ic1 (5.7) dove Voc è la tensione di modo comune in uscita all'integratore, mentre Vic1
è la tensione di modo comune in ingresso a Amp1. Il termine (Vic(2)1 − V
(1) ic1 )è
rappresenta un disturbo dovuto alle variazioni della tensione di modo comune in ingresso a Amp1 durante le due fasi. Per questa analisi lo trascureremo.
La variazione di carica su C+
cm nel passaggio tra fase 1 e fase è data da:
∆Q(1→2) Ccm+ = ∆V (1→2) Ccm+ · C + cm (5.8)
Se il segnale dierenziale in ingresso all'ampli catore è nullo la caduta di tensione sui condensatori Cs è teoricamente identica in entrambe le fasi,
così che la variazione di carica tra una fase all'altra è prossima a zero. Se poi consideriamo nulla la corrente entrante in Amp1 (impedenza di ingresso
in nita) si capisce che l'unico percorso su cui C+
cm può scaricarsi è quello
verso Ct, per cui
∆Q(1→2)C t = ∆V (1→2) Ct · Ct = ∆Q (1→2) Ccm+ (5.9)
Durante la fase 1 successiva la carica su Ctsi riversa su Cf, come vuole il con-
sueto funzionamento dell'integratore, pertanto possiamo scrivere la seguente relazione: ∆VC(2→1+) f = ∆Q(1→2)C f Cf = ∆VC(1→2) t · Ct Cf (5.10) Utilizzando (5.9) e (5.8) ricaviamo la seguente espressione
∆VC(2→1+) f = Ccm+ Cf · VCM O− Voc(1) (5.11) Dobbiamo ricavare Voc, per farlo cerchiamo esprimiamo separatamente l'u-
scita invertente e non invertente dell'integratore: Vout+(1+) = Vic(1+) 2 − V (1+) Cf = V (1+) ic2 − VC(2) f + ∆V (2→1+) Cf = = Vic(1+)2 − Vic(2)2 − V+(2) out + Ccm+ Cf · VCM O− Voc(1) (5.12)
Allo stesso modo possiamo de nire V−(1+)
out come Vout−(1+) = Vic(1+)2 − Vic(2)2 − Vout+(2) +C − cm Cf · VCM O− Voc(1) (5.13)
Capitolo 5 Convertitore ∆Σ Low-Voltage Page 105 Assumendo C+ cm = C − cm= Ccm ricaviamo in ne Voc(1+) = V +(1+) out + V −(1+) out 2 = = Vic(1+) 2 − V (2) ic2 + V (2) oc − Ccm Cf · VCM O− Voc(1) (5.14) A questo punto conviene passare nel dominio Z e scriviamo Vic2 in funzione
di Acm2 guadagno di modo comune di Amp2 e di Voc, per cui
Voc = Voc Acm2 − Voc Acm2 z−12 + Vocz− 1 2 − Ccm Cf VCM O− Vocz−1 (5.15) da cui otteniamo Voc= VCM O· Ccm Cf 1 − 1 Acm2 − 1 − 1 Acm2 z−12 − Ccm Cf z−1 (5.16) Nella condizione di ne transitorio (z → 1) si ha proprio Voc= VCM O.
In Figura (5.6) è mostrato in ne lo schema del circuito utilizzato per estrarre il valore di Voc ad ogni ciclo di clock. Il principio di funzionamento è molto
semplice: in fase 2 sulle due capacità si accumulano cariche pari a V+ out· C e
Vout− · C, in fase 1, invece, i due condensatori sono in parallelo quindi la carica complessiva che accumulano è pari a Q(1)
tot = (Vout+ + V −
out) · C e Voc è pari alla
tensione ai capi del parallelo delle due capacità, per cui risulta Voc= Q(1)tot 2C = (V + out+ V − out) · C 2C = Vout+ + Vout− 2 (5.17)
Capitolo 5 Convertitore ∆Σ Low-Voltage Page 106
5.2.1 Ampli catore Fully Dierential tramite
Transconduttore di Nauta
Per sviluppare un ampli catore fully dierential inverter-based abbiamo de- ciso di utilizzare il transcondutore di Nauta [11] mostrato in Figura (5.7). In teoria è possibile realizzare un ampli catore fully dierential utilizzando solo due inverter, uno per gestire la tensione di uscita invertente e l'altro per quella non invertente. Il problema di una soluzione del genere è che non c'è alcuno modo di controllare il modo comune di uscita. Il tansconduttore di Nauta invece è composto da 6 inverter CMOS, di cui quattro, Inv3, Inv4,
Inv5 e Inv6 costituiscono un sistema di controllo del modo comune con l'o-
biettivo di mantenere il guadagno modo comune inferiore a uno.
Figura 5.7: Schema circuitale del transconduttore di Nauta
Un ampli catore fully dierential realizzato in questo modo non può orire grandi prestazioni in termini di guadagno statico, ma come abbiamo visto in precedenza grazie alla tipologia di integratore che stiamo usando questo non è un problema, in quanto il guadagno complessivo dell'integratore dipende dal cubo del guadagno del singolo ampli catore. In Figura (5.8) riportiamo quindi la risposta in frequenza del nostro ampli catore, al variare della ten- sione di alimentazione ricavata imponendo un carico capacitivo in uscita pari a 500 nF (vedremo in seguito perché questo valore). Come si può notare, ottenere un guadagno in continua superiore a 40 dB non è possibile per il dimensionamento adottato, inoltre possiamo osservare una forte dipendenza dalla tensione di alimentazione (VDD). Notiamo in particolare che all'au-
mentare della VDD il guadagno in continua tende ad abbassarsi, mentre la
frequenza di polo (l'intero circuito può essere visto come un sistema a polo dominante) incrementa e con essa il GBW.
Capitolo 5 Convertitore ∆Σ Low-Voltage Page 107
Figura 5.8: Schema circuitale del transconduttore di Nauta
L'aumento della frequenza di polo è causato dal decremento delle resistenze dierenziali dei transistori in funzione della tensione di alimentazione. Per ottenere buone prestazioni in termini di velocità occorre quindi utilizzare tensioni di alimentazioni non eccessivamente basse. Alla tensione di alimen- tazione a cui vogliamo portare il convertitore delta-sigma, VDD = 0.6 Vsi ha
un guadagno in continua di circa 33 dB e un prodotto guadagno banda di cir- ca 250 kHz. Un'altro problema di questo ampli catore riguarda la dinamica di uscita, piuttosto ridotta, il che impone delle limitazioni sulle dimensioni minime delle capacità dell'integratore, in quanto l'ampiezza delle tensioni in uscita all'ampli catore dipende dal rapporto Cs
Cf, come si evince dalla (5.6)
5.3 Comparatore
A causa delle basse tensioni di alimentazione a cui vogliamo far lavorare il modulatore non ci è stato possibile utilizzare il comparatore con isteresi visto nel terzo capitolo. Abbiamo quindi deciso di progettare un nuovo compara- tore il cui schema circuitale è presentato in Figura (5.9). Questo tipo di architettura è stata pensata in principio per funzionare come un sense am- pli er in [18], ma può funzionare anche come comparatore. Notiamo che il comparatore è composto da due stadi fondamentalmente: un latch composto da due inverter che determina l'uscita del comparatore e un stadio di ingresso con coppia dierenziale a nMOS. Il principio di funzionamento è il seguente: partiamo supponendo che il segnale di controllo clk sia basso (clk = 0), in queste condizioni M3 e M4 sono accesi, mentre la coppia dierenziale com-
posta da M2 e M1 è disattivata. Per eetto di M3 e M4 le tensioni Va1 e
Capitolo 5 Convertitore ∆Σ Low-Voltage Page 108 l'accensione di Ma1 e Ma2, i quali impediscono al latch di azionarsi, per cui
le tensioni di uscita del comparatore, V+ OU T e V
−
OU T sono ssate al livello di
tensione più basso. Ipotizziamo adesso che clk passi allo stato alto, M3 e M4
smettono di condurre e le tensioni Va1 e Va2 vengono abbassate progressiva-
mente da M1 e M2 e la dierenza di velocità con cui diminuiscono dipende
dallo sbilanciamento della coppia dierenziale. Ipotizzando, ad esempio, che Vin+ > Vin−, si osserva un diminuzione di Va1 più rapida di Va2.
Figura 5.9: Schema circuitale del comparatore dinamico
Pertanto, a causa dello sbilanciamento, i transistori Ma1 e Ma2 si spengono
con velocità dierenti e questo comporta l'avvio della catena di retroazione positiva del latch che nalmente si aziona e se abbiamo il caso ipotizzato sopra, V+ in > V − in, questo comporta V + OU T = VDD e V − OU T = groud quin-
di uscita dierenziale del comparatore alta. Abbiamo quindi progettato un comparatore dinamico, ossia la tensione di uscita è sempre a zero quando clk = 0 indipendentemente dalla tensione di ingresso, per poi variare nel modo visto sopra. Un comparatore così fatto è molto compatto, necessita pochi componenti e basandosi per lo più su una circuiteria fatta di inverter CMOS è molto veloce e può funzionare con tensioni di alimentazione molto basse. Per quanto riguarda il dimensionamento si deve prestare particolare attenzione alla coppia dierenziale di ingresso, che in uisce sulla velocità e sull'isteresi del comparatore, e a Ma1 e Ma2. Una buona scelta progettuale
potrebbe essere fare Ma1 e Ma2 di dimensioni abbastanza elevate, in modo
da diminuire le capacità parassite sui loro gate così da avere un decremento di Va1 e di Va2 (quando clk = 1) più rapido. Purtroppo per, il funzionamento
del comparatore, non solo è importante che Va1 e di Va2 varino velocemente,
Capitolo 5 Convertitore ∆Σ Low-Voltage Page 109 del circuito. Quello che abbiamo visto dalle varie simulazioni elettriche è che avere delle capacità di gate di Ma1 e Ma2 troppo piccole non permette al
latche di azionarsi, perché la dierenza di velocità di Va1 e di Va2 è troppo
ridotta. Tramite il simulatore siamo arrivati a un dimensionamento che sod- disfacesse le nostre speci che.
In Figura (5.10) è mostrato l'andamento dell'uscita del comparatore in fun- zione di un ingresso dierenziale che oscilla tra −80 µV e 80 µV con una frequenza di clock pari a 500 kHz e 0.6 V di tensione di alimentazione. Il comparatore ha quindi un'isteresi molto bassa e può lavorare correttamente anche a frequenze prossime a 1 MHz.
Figura 5.10: Uscita del comparatore con in ingresso un onda quadra di ampiezza 80 µV e periodo 2 µs