Università di Pisa
Dipartimento di Ingegneria dell'Informazione
Informatica, Elettronica e Telecomunicazioni
Corso di studi in
Ingegneria Elettronica
Tesi di Laurea Magistrale
Progetto di Convertitori AD ∆Σ Low-Power
ad Elevata Accuratezza in Tecnologia CMOS
0.18 µm
Candidato:
Lorenzo Bonuccelli
Relatori:
Prof. Paolo Bruschi
Prof. Massimo Piotto
Ing. Alessandro Catania
Anno Accademico 2017/2018
Abstract
In questo lavoro di tesi ci siamo posti l'obbiettivo di progettare due tipi di convertitori analogico-digitali delta-sigma. Il primo convertitore ad essere presentato è stato progettato per avere alta risoluzione (18 bit ) e per lavora-re con tensioni di alimentazione complavora-rese tra 1.8 V e 3.3 V ed è basato su un modulatore delta-sigma del secondo ordine tempo discreto. Le speci che ri-chiedevano elevata accuratezza di conversione per valori di frequenza di cam-pionamento da 0 a 1 MHz, ma con la possibilità di utilizzare, se necessario, frequenze no a 10 MHz anche al prezzo di una risoluzione minore. Il secondo tipo di convertitore è stato invece sviluppato per applicazioni low-voltage e ultra low-voltage, in particolare è stato pensato per lavorare con fonti energe-tiche limitate ottenute tramite processi di energy harvesting. Il convertitore è stato quindi progettato per funzionare correttamente con tensioni di ali-mentazione inferiori a 1 V, ragion per cui i componenti del modulatore (un primo ordine tempo discreto in questo caso) sono stati sviluppati utilizzando architetture inverter-based, che richiedono basse tensioni di alimentazione. La maggior parte del lavoro è stato dedicato al primo tipo di convertitore delta-sigma, sviluppato per la lettura di sensori integrati e per sistemi di impedenziometria. In base alle speci che di frequenza di campionamento, oversampling ratio (OSR), risoluzione e consumo di potenza, la prima cosa che abbiamo fatto è stata svolgere un'analisi ad alto livello del modulatore delta-sigma utilizzando due appositi tool in ambiente MATLAB & Simulink: il "delta sigma Toolbox" e il "SD Toolbox". Per attenuare i disturbi a bassa frequenza, oltre la tipica tecnica di modulazione chopper, ne abbiamo im-plementata una più innovativa, denominata Chopper System-Level (CHSL), che abbatte rumore a bassa frequenza e oset a livello dell'intero modulatore e non solo del singolo ampli catore operazionale come fa invece la classica modulazione chopper.
Una volta analizzato il comportamento teorico del sistema ad alto livello e aver estrapolato informazioni essenziali sul dimensionamento dei componenti è stato possibile passare alla progettazione elettrica di ogni blocco del sistema, adoperando il processo CMOS UMC a 0.18 µm. L'ambiente di
Abstract Page ii ne elettrica è Cadance Virtuoso, mentre il simulatore utilizzato è Spectre. Nella progettazione dei componenti particolare attenzione è stata posta nel-l'ottenere un guadagno in continua elevato per l'ampli catore operazionale del primo integratore del modulatore, in quanto critico per ottenere un'e-levata risoluzione. Il guadagno di un ampli catore operazionale può essere incrementato utilizzando particolari tecniche come quella del gain boosting, che però abbiamo scartato perché non adeguata a lavorare nel range delle frequenze di campionamento che ci sono state assegnate come speci ca, oltre che essere molto ingombrante. Per incrementare il guadagno abbiamo quindi deciso di progettare l'ampli catore utilizzando i cosiddetti T-mirror o specchi rastremati che rispetto agli specchi semplici permettono di avere una resi-stenza di uscita più elevata e quindi un guadagno maggiore a parità di area. In Figura (1) è mostrato lo schema nale dell'ampli catore operazionale del primo integratore con indicato dove abbiamo collocato gli specchi rastremati.
Figura 1: Schema circuitale completo dell'ampli catore del primo integratore
Ci siamo accorti che gli ampli catori degli integratori del modulatore pre-sentavano un altro aspetto critico: slew rate non abbastanza elevato. Ciò è particolarmente rilevante per il primo integratore perché sottoposto a varia-zioni di tensione in ingresso molto ampie, e a causa del basso valore di slew rate dell'ampli catore la commutazione dell'uscita dell'integratore si assesta a livelli di tensione non corretti. Per rimediare a questo abbiamo utilizzato un circuito di Slew Rate Enhancement (SRE), che lavora in parallelo agli
Abstract Page iii ampli catori dei due integratori erogando corrente se viene rivelato un sbi-lanciamento in ingresso all'ampli catore con il risultato che la tensione in uscita commuta più rapidamente. In Figura (2) è mostrato il circuito di SRE e come viene collegato all'ampli catore.
Figura 2: schema circuitale per realizzare la tecnica SRE per un ampli catore fully dierential (a) e collegamento tra ampli catore e circuito di SRE (b)
Per le applicazioni in cui si colloca il convertitore delta-sigma è stato vantag-gioso utilizzare come ltro digitale un CIC decimatore del terzo ordine, che è stato descritto in VHDL per poi essere implementato in ambiente Virtuoso ed essere simulato elettricamente assieme al modulatore. Il ltro riceve in ingresso molteplici input, tra cui il segnale di clock alla frequenza di cam-pionamento del modulatore fs, il segnale di clock per la sezione Comb a
frequenza decimata pari a fs/OSR e un segnale di controllo per eettuare
un'operazione di modulazione sui dati di ingresso, se abilitata. Modulare i dati in ingresso prima di essere ltrati è molto utile per le operazioni di impedenziometria in concomitanza con la tecnica CHSL. In relazione a que-sto abbiamo sfruttato il vantaggio principale oerto da un ltro CIC, ossia avere nulli nella risposta in frequenza posizionati a frequenze multiple del rapporto fs/OSR. Pertanto abbiamo progettato il ltro in modo che l'OSR
fosse programmabile così che fosse possibile decidere la posizione dei nulli e quindi utilizzarli per eliminare i disturbi introdotti dall'operazione di demo-dulazione delle misure di impedenziometria nonché l'oset ripple introdotto dall'utilizzo di modulazione chopper e CHSL.
Dalle simulazioni è emerso che nella banda di frequenze di campionamento [0, 1 MHz] il convertitore mantiene un'alta risoluzione in linea con quanto pre ssato. Anche nella banda [1 MHz, 10 MHz] abbiamo ottenuto risultati positivi seppur limitati in termini di risoluzione rispetto al caso
preceden-Abstract Page iv te. Di particolare interesse sono i risultati ottenuti dall'utilizzo della tecnica CHSL, come si può infatti osservare dall'istogramma delle simulazioni Mon-te Carlo in Figura (3) (otMon-tenuMon-te imponendo ingresso nullo al modulatore e osservando i dati in uscita), la tecnica CHSL determina un oset in uscita mediamente minore rispetto alla classica modulazione chopper.
Figura 3: Istogramma delle simulazioni Monte Carlo con modulazione chopper e tecnica CHSL
L'ultima parte della tesi è stata dedicata allo sviluppo del convertitore delta-sigma low-voltage composto da un modulatore del primo ordine realizzato con architettura inverter-based. L'elemento innovativo del modulatore è l'archi-tettura dell'integratore utilizzata, presentata in Figura (4), che permette di adoperare ampli catori operazionali a basso guadagno, e quindi dalla ridotta complessità, senza che questo limiti il guadagno complessivo dell'integratore.
Figura 4: Schema circuitale integratore switched capacitor a due stadi fully dierential
Abstract Page v I due ampli catori sono stati realizzati utilizzando dei transconduttori di Nau-ta, il cui schema circuitale vede l'utilizzo di soli 6 inverter CMOS. L'intero modulatore è stato progettato con componenti capaci di funzionare corretta-mente con tensioni di alimentazione piccole determinando un basso consumo di potenza. La tensione di alimentazione minore a cui il convertitore può lavorare è 0.6 V, con la quale riusciamo a ottenere una risoluzione di cir-ca 10 bit con frequenza di cir-campionamento pari a 100 kHz. Le prestazioni del convertitore migliorano in generale aumentando il valore della tensione di alimentazione. In Figura (5) è mostrato l'andamento dell'errore assoluto = |Vout− Vin| mediato su molti campioni in uscita al convertitore in
funzio-ne della tensiofunzio-ne di alimentaziofunzio-ne, impofunzio-nendo fs = 250 kHz e OSR = 1024
con tensione di ingresso proporzionale alla tensione di alimentazione VDD e
pari a Vin = VDD8 . Come si può osservare, vista l'alta frequenza di
campiona-mento, la risoluzione del convertitore risulta molto ridotta con VDD = 0.6 V,
ma migliora utilizzando VDD = 0.9 V, per la quale si ottengono circa 15 bit
di risoluzione.
Figura 5: Andamento dell'errore assoluto = |Vout− Vin|al variare di VDD con
Indice
Abstract i
Indice vi
Introduzione 1
1 Introduzione ai Convertitori Analogico Digitali ∆Σ 3
1.1 Convertitori Anologico Digitali . . . 3
1.1.1 Parametri di un Convertitore AD . . . 5
1.2 Introduzione ai Convertitori AD Nyquist-rate e con Oversam-pling . . . 9
1.3 Convertitore Anologico Digitale ∆Σ . . . 12
1.3.1 Modulatore del Primo Ordine . . . 13
1.3.2 Modulatore del Secondo Ordine . . . 16
1.3.3 Modulatore Multi-bit . . . 18
1.3.4 Convertitori ∆Σ Tempo Continui . . . 19
1.4 Filtro Digitale . . . 21
1.5 Non Idealità di un Convertitore ∆Σ . . . 22
1.5.1 Cicli Limite . . . 23
1.5.2 Non idealità dell'Ampli catore Operazionale . . . 25
1.5.3 Dead Zones . . . 26
2 Progetto System-Level del Convertitore AD ∆Σ 28 2.1 Speci che per la Lettura di Sensori Integrati . . . 28
2.2 Scelte Architetturali e Progettuali . . . 30
2.2.1 Ordine del Modulatore . . . 31
2.2.2 Topologia Architetturale . . . 31
2.3 Risultati dai tools di MATLAB/Simulink . . . 33
2.3.1 Sintesi del Modulatore . . . 34
2.3.2 Errore di Guadagno . . . 35 vi
Indice Page vii
2.4 Rumore del Modulatore . . . 37
2.4.1 Rumore dell'Ampli catore Operazionale . . . 38
2.4.2 Rumore Termico degli Switch . . . 39
2.4.3 Analisi di Rumore del primo integratore . . . 40
2.4.4 Dynamic Range e Dimensionamento CA . . . 42
2.5 Chopper System-Level . . . 43
2.5.1 Demodulazione Digitale e Chopper System-Level . . . 47
2.6 Temporizzazione . . . 48
2.7 Progettazione del Filtro Digitale . . . 50
3 Progetto Transistor-Level del Modulatore 53 3.1 Integratore Fully Dierential Parasitic-Insensitive . . . 54
3.1.1 Pass Gate . . . 57
3.1.2 Tecnica Clock non-overlapping . . . 59
3.1.3 Tecnica BPS . . . 60
3.2 Progetto del Primo Integratore . . . 62
3.2.1 Progetto dell'Ampli catore Operazionale del Primo Integratore . . . 62
3.2.1.1 Specchi Rastremati . . . 64
3.2.1.2 Analisi di Rumore . . . 68
3.2.1.3 Dimensionamento . . . 71
3.2.1.4 Controllo di Modo Comune . . . 72
3.2.1.5 Tecnica di cancellazione dell'oset e del ru-more icker . . . 74
3.3 Progetto del Secondo Integratore . . . 76
3.3.1 Progetto dell'Ampli catore Operazionale del Secondo Integratore . . . 78
3.4 Slew Rate Enhancement . . . 79
3.5 Comparatore . . . 83
3.6 Circuito di Bias Chain . . . 84
3.7 DAC . . . 86
4 Simulazioni Elettriche e Risultati 87 4.1 Ampli catori Operazionali . . . 87
4.2 Integratori . . . 90
4.3 Comparatore . . . 91
4.4 Convertitore . . . 92
4.5 Oset e Chopper System-Level . . . 95
Indice Page viii
5 Convertitore ∆Σ Low-Voltage 99
5.1 Integratore Switched Capacitor Invert-based Single Ended . . 100
5.2 Integratore Switched Capacitor Inverter-based Fully Dierential103 5.2.1 Ampli catore Fully Dierential tramite Transconduttore di Nauta . . . 106
5.3 Comparatore . . . 107
5.4 Modulatore . . . 109
5.5 Risultati e Considerazioni . . . 111
Conclusioni e Sviluppi Futuri 114 Appendice A Tools di MATLAB & Simulink 116 delta sigma Toolbox . . . 116
SD Toolbox . . . 117
Appendice B Progettazione del Filtro Digitale 121 Descrizione VHDL del Filtro Digitale . . . 121
Simulazione Filtro Digitale . . . 131
Introduzione
Negli ultimi anni abbiamo assistito allo sviluppo e alla diusione sempre più massiccia di dispositivi elettronici portatili capaci di svolgere funzioni molto complesse grazie anche ai molteplici sensori in essi incorporati. Si è quin-di manifestata la necessità quin-di sistemi atti alla conversione quin-di informazioni provenienti dal mondo esterno, quindi di natura analogica, in dati digitali, con basso consumo di potenza, ad alte prestazioni e occupazione super ciale ridotta. Il cuore di questi sistemi di acquisizione dati è costituito dai con-vertitori analogico digitali (ADC), di cui esistono due grandi famiglie: ADC Nyquist-rate e con oversampling (o sovracampionamento). I primi utiliz-zano una frequenza di campionamento pari al doppio di quella del segnale da convertire, i secondi utilizzano una frequenza di campionamento molto maggiore. Come vedremo nel corso della tesi i convertitori con sovracam-pionamento permettono di ottenere una elevata risoluzione di conversione evitando di incrementare l'area dei dispositivi utilizzata e eccessive fasi di trimming, che sono i tipici approcci con cui si cerca di ridurre gli errori di matching e quindi accrescere la risoluzione nei convertitori Nyquist-rate. I convertitoti delta-sigma sono un particolare tipo di convertitore con oversam-pling, che unisce gli eetti positivi del sovracampionamento con la tecnica del noise shaping al ne di ottenere risoluzioni ancora più alte.
Nonostante tutti i vantaggi in termini di accuratezza, i convertitori con over-sampling diventano poco pratici per convertire segnali ad ampia banda, per-ché richiedono frequenze di campionamento eccessivamente alte. Nella prima parte della tesi vedremo quindi lo sviluppo e la progettazione di un converti-tore AD delta-sigma ad alta accuratezza per segnali a banda limitata, pensato in particolare per misure di impedenziometria. Per questa ragione abbiamo cercato di ridurre il più possibile le non idealità del convertitore in DC, per lo più dato da oset e icker, tramite un acconcio dimensionamento dei vari componenti e utilizzando tecniche di riduzione del rumore a bassa frequenza come la classica modulazione Chopper e la più innovativa Chopper System-Level. Nella seconda parte della tesi è presentato invece lo sviluppo di un convertitore AD delta-sigma low-voltage, ossia funzionante con tensioni di
Introduzione Page 2 alimentazione inferiori a 1 V, i cui componenti sono stati progettati utiliz-zando particolari architetture inverter-based. Questa ultima parte della tesi si vuole ricollegare al fatto che negli ultimi anni la ricerca nel campo della microelettronica per applicazioni low-voltage e ultra low-voltage si è ampliata molto con l'avvento e il crescere delle tecniche di energy harvesting (o ener-gy scavenging), ossia i processi con i quali si ricava, si cattura e si conserva energia proveniente da fonti esterne (energia solare, termica, cinetica ecc.). La quantità di energia ottenuta in questo modo è molto limitata e può essere sfruttata solo da elettronica low-power.
Per il primo tipo di convertitore delta-sigma l'obbiettivo era ottenere un elevata accuratezza con una risoluzione target di 18-20 bit e frequenza di campionamento minima di 1 MHz, per questo motivo abbiamo dovuto fare determinate scelte architetturali, come ad esempio scegliere un modulatore delta-sigma del secondo ordine, cosa che ha reso il progetto chiaramente più complesso. Per lo sviluppo del convertitore low-voltage le speci che in riso-luzione e velocità erano molto più rilassate, quindi abbiamo optato per un modulatore del primo ordine, con l'obbiettivo di sviluppare un convertitore di dimensioni estremamente ridotte (cosa garantita in parte dai componenti inverter-based) e basso consumo di potenza.
Capitolo 1
Introduzione ai Convertitori
Analogico Digitali ∆Σ
1.1 Convertitori Anologico Digitali
I convertitori Analogico Digitale (ADC) sono sistemi elettronici in grado di convertire segnali analogici tempo continui in segnali digitali tempo discreti. Un convertitore ADC è quindi un componente essenziale per l'interfacciamen-to con il modo sico naturale (composl'interfacciamen-to da segnali analogici) in un sistema di acquisizione dati (DAS). Nella catena di un DAS il convertitore ADC si trova precisamente tra l'AFE (Analog Front End) e la sezione digitale.
Figura 1.1: Schema di un DAS
I campi in cui i convertitori ADC sono maggiormente utilizzati sono l'audio, le telecomunicazioni e negli ultimi anni, con lo sviluppo dei sistemi MEMS, la lettura di sensori. Per quanto riguarda quest'ultimo caso, va sottolineato che la risoluzione dipende dallo stesso sensore e dal range dinamico complessivo del DAS, convertitore compreso quindi. Per ciò che concerne la velocità, nel caso di lettura di sensori non occorre spingere il sistema di acquisizione verso prestazioni elevate perché comunemente le grandezze misurate dal sensore variano molto lentamente, generalmente si lavora con bande prossime alla continua.
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 4 La sequenza di lavoro di un ADC è rappresentata in Figura (1.2). La fase di campionamento è necessaria per individuare istante per istante i valori di tensione sui quali andrà eettuata l'operazione di quantizzazione. Il campio-namento non determina perdita di informazione se viene rispettato il teorema di Nyquist-Shannon per cui fsampling ≥ 2 · fsignal,M AX per cui è possibile in
linea del tutto teorica ricostruire perfettamente il segnale a partire dai suoi campioni utilizzando un interpolatore cardinale. Il ltro passa basso posto prima del campionatore svolge un ltraggio anti aliasing necessario per elimi-nare le componenti di rumore ad alta frequenza, che altrimenti subirebbero un fenomeno di "foldover" e ricadrebbero in banda base come conseguenza del campionamento. In ne, un ADC può svolgere operazioni digitali sui dati ottenuti preventivamente a quelle speci che della sezione digitale del DAS.
Figura 1.2: Diagramma a blocchi di un generico ADC
Un ADC è quindi un sistema che campiona e discretizza una grandezza elet-trica di natura analogica per ricavarne una stringa di N bit {bN −1, bN −2,...,b0}
in cui b0 è detto Least Signi cant Bit (LSB). La relazione ingresso uscita di
un ADC unipolare può essere espressa nel seguente modo:
Vout = ∆V (bN −12(N −1)+ bN −22(N −2)+ ... + b1+ b0) (1.1)
Dove ∆V = VF S/2N identi ca il salto in tensione tra una codi ca e l'altra,
VF S è invece la tensione di fondo scala, cioè il range massimo della tensione
in ingresso al convertitore. Con ∆V si indica la risoluzione del convertitore, ossia la più piccola variazione di tensione rilevabile in ingresso al ADC ed il valore di tensione corrispondente ad un LSB. Nel caso di ADC bipolare (capace di generare valori positivi e negativi con codi ca in complemento a due) e simmetrico, scriveremo la caratteristica del convertitore come segue:
Vout = ∆V (−(bN −12(N −1)) + bN −22(N −2) + ... + b0) (1.2)
In questo caso la risoluzione è il doppio di quella precedente a parità di bit e pari a ∆V = VF S/2(N −1).
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 5
1.1.1 Parametri di un Convertitore AD
• Risoluzione
Già de nita in precedenza, è la minore frazione della dinamica che provoca una variazione della codi ca in uscita.
• End Point Line (EPL)
Si indica EPL la retta che congiunge gli estremi della caratteristica reale ingresso-uscita dell'ADC presi a distanza ∆V/2 dalla prima e dall'ul-tima transizione. Alcuni parametri caratterizzanti l'ADC si riferiscono alla EPL, un esempio è il guadagno del convertitore che viene de nito come la pendenza della retta in questione.
• Oset
Per via della non idealità è possibile misurare uscita non nulla quando in ingresso al convertitore abbiamo ingresso nullo, abbiamo quindi un oset in uscita, da distinguere dall'oset in ingresso, ossia il valore in ingresso che determina l'uscita nulla.
• Errore di guadagno
É dato dalla dierenza tra la pendenza della EPL della caratteristica ideale (retta passante per l'origine con pendenza unitaria) e quella del-la EPL reale presa a distanza ∆V/2 dall'ultima transizione dopo che l'oset è stato compensato.
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 6 • Errore di quantizzazione
Si tratta dell'errore introdotto dall'operazione di quantizzazione, espri-mibile come = Vout − Vin e quindi pari al massimo a 1 LSB. Si può
eettuare una traslazione della caratteristica pari a ∆V/2 tale che l'er-rore sia compreso tra −1/2 LSB e +1/2 LSB con valor medio nullo. Se consideriamo l'errore di quantizzazione una variabile aleatoria uni-formemente distribuita tra −∆V/2 e +∆V/2 si può allora esprimere il suo valore quadratico (ossia la potenza dell'errore di quantizzazione) medio come hv2 nqi = 1 ∆V Z ∆V2 −∆V 2 e2de = ∆V 2 12 (1.3)
da cui ricaviamo la densità spettrale di potenza (PSD) di rumore Svnq = hvnq2 i
1 fs
(1.4) • SNR
Il rapporto segnale rumore viene comunemente de nito come: SN R = Pmax
hv2 qi
(1.5) dove Pmax è la potenza della massima onda sinusoidale rappresentabile
dal convertitore. Tenendo conto che la massima tensione in ingresso al convertitore è pari a VF S per un'onda sinusoidale la massima potenza
è de nibile come Pmax = V2
F S
8 . Se consideriamo come unico contributo
di errore quello di quantizzazione: SN R = V 2 F S 8 12 ∆V2 = 3 2· 2 N (1.6) SN R|dB = 10 log SN R ≈ 6.02N + 1.76 (1.7)
Abbiamo trovato una relazione tra risoluzione e SNR (ogni volta che incrementiamo la risoluzione di un bit si ha un incremento del rapporto segnale rumore pari a 6 dB e viceversa) da cui possiamo trarre sin da subito delle considerazioni che useremo in seguito: prendiamo in considerazione due distinti ADC con risoluzione n1 e n2, con i loro
rispettivi rapporti segnale rumore SNR1 e SNR2, utilizzando la (1.6)
possiamo scrivere
SN R2
SN R1
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 7 ipotizzando che i due convertitori lavorino con stesso VF S, quindi con
stessa Pmax: SN R2 SN R1 = hv 2 n1i hv2 n2i (1.9) legando insieme le due equazioni otteniamo
N2− N1 = 1 2log2 hv2 n1i hv2 n2i (1.10) Questa ultima equazione è molto importante perché spiega come sia possibile incrementare la risoluzione riducendo la potenza di rumore del convertitore. Questo è proprio l'obbiettivo per cui sono stati in-trodotti i convertitori con oversamplig, di cui parleremo con attenzione nel paragrafo successivo.
• SINAD
La de nizione precedente di SNR tiene conto solo dell'errore di quan-tizzazione, ma oltre a questo possono esserci altri contributi di rumore (come il rumore elettrico) che possono incidere sul rapporto segnale rumore in modo analogo al rumore di quantizzazione, per cui spesso si preferisce lavorare con il parametro SINAD (Signal to Noise and Distortion), de nito in questo modo
SIN AD = Pmax hv2
ni + Pd
(1.11) Pd è la potenza associata alle prime (le prime cinque in genere)
armo-niche dopo quella fondamentale • ENOB
Eective Number of Bits, ci dà un'indicazione sull'eettivo numero di bit di risoluzione del convertitore sfruttando il SINAD, infatti ri-prendendo le considerazioni fatte precedentemente sul rapporto segnale rumore rapportate al SINAD possiamo dire che
SIN AD|dB ≈ 6.02EN OB + 1.76 (1.12)
e dato che il SINAD è sempre minore del SNR con solo rumore di quantizzazione allora ENOB risulterà sempre minore di N.
• Dynamic Range (DR)
Si tratta del rapporto fra l'escursione massima del segnale (il fondo scala) e la minima quantità rivelabile, che in prima istanza possiamo
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 8 considerare come la risoluzione. Viene espresso in dB ed è proporzionale al numero di bit del convertitore
DR|dB = 20 log VF S ∆V = 20 log VF S ∆V 2N = 20 log 2N = 20N log 2 (1.13) Può essere data una de nizione più realistica del DR considerando la minore quantità rivelabile come il livello di rumore (dato dalla som-ma sotto radice dei valor quadratici medi del rumore di quantizzazio-ne) complessivo del convertitore (stiamo considerando la risoluzione eettiva in poche parole):
DR = VF S
kσ (1.14)
dove k è l'ampiezza dell'intervallo in cui cadono i campioni di rumore (k=4 solitamente). Questa de nizione verrà ripresa successivamente in quanto molto utile per eettuare una corretta analisi di rumore del convertitore delta-sigma.
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 9
1.2 Introduzione ai Convertitori AD
Nyquist-rate e con Oversampling
In base alla frequenza di campionamento gli ADC possono essere suddivisi in due categorie: si parla di convertitori Nyquist-rate e di convertitori con oversampling, o con sovracampionamento, di cui fanno parte i convertitori delta-sigma. I convertitori Nyquist-rate campionano il segnale alla minima (spesso per sicurezza poco di più della minima) frequenza che garantisce l'as-senza di aliasing secondo il teorema di Nyquist-Shannon visto in precedenza. I convertitori con oversampling invece campionano il segnale d'ingresso ad una frequenza molto più elevata di quella minima andando poi a ltrare di-gitalmente i dati di uscita.
Figura 1.4: Spettro di un segnale dopo campionamento senza e con oversampling
Dalla (1.3) possiamo osservare come la potenza del rumore di quantizzazione sia indipendente dalla frequenza, mentre l'ampiezza della densità spettrale di potenza (assumendo che questa sia costante nella banda di interesse che per il nostro convertitore coincide con la frequenza di campionamento) dipende dalla potenza di rumore ed è inversamente proporzionale alla frequenza di campionamento, come abbiamo visto in (1.4). Da questi risultati si può ca-pire come aumentare la frequenza di campionamento dia bene ci, la stessa potenza è infatti distribuita su un intervallo frequenziale più ampio e quindi la densità spettrale di potenza del rumore di quantizzazione nella banda del
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 10
Figura 1.5: Confronto tra il rumore di quantizzazione in un convertitore Nyquist-rate e con oversampling
segnale (che è quella che rimarrà dopo il ltraggio nale) è ridotta, con con-seguente aumento della risoluzione visto che dopo aver ltrato il rumore di quantizzazione totale risulterà minore rispetto ad un convertitore Nyquist-rate. Figura (1.5) rappresenta gra camente quanto detto.
Per esprimere tutto ciò matematicamente introduciamo prima di tutto il fat-tore OSR (oversampling ratio), de nito come il rapporto tra la frequenza di campionamento e due volte la banda del segnale
OSR = fs 2Bs
(1.15) A questo punto riprendiamo le considerazioni fatte nel paragrafo precedente, in particolare le formule (1.9) e (1.10) e ipotizziamo che hv2
nq1isia la potenza
di rumore di un convertitore Nyquist-rate, mentre hv2
nq2i è la potenza di
rumore di un convertitore con oversampling e andiamo a valutare la potenza di rumore di quantizzazione dopo il ltraggio:
hv2
nq1i = Snq−N R· 2Bs (1.16)
hv2
nq2i = Snq−OS · 2Bs (1.17)
Dove Snq−N R è la densità spettrale di potenza del rumore di quantizzazione
del convertitore Nyquist-rate e vale Snq−N R = ∆V
2 12 · 1 fs = ∆V2 12 · 1 2Bs (in cui
fs = 2Bssecondo il teorema di Nyquist-Shannon), mentre Snq−OS è quella del
convertitore con oversampling e vale Snq−OS = ∆V
2
12 · 1 fs =
Snq−N R
OSR (da questa
formula si nota immediatamente come in un convertitore con oversampling la densità spettrale di potenza del rumore di quantizzazione sia ridotta del fattore OSR rispetto ad un convertitore Nyquist-rate). Adesso possiamo scrivere: hv2 nq1i hv2 nq2i = Snq−N R·H2BHHs Snq−OS ·H HH 2Bs (1.18)
Utilizzando la (1.10) si ottiene in ne
N 2 − N 1 = ∆N = 1
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 11 Ciò dimostra che ogni volta che il fattore OSR quadruplica la risoluzione aumenta di un bit ed è importante sottolineare come questo miglioramento sia stato raggiunto senza incrementare l'accuratezza dei componenti, ma solo aumentando la frequenza di campionamento.
Dobbiamo però dire che il semplice sovracampionamento presenta alcune pro-blematiche. Anzitutto dover aumentare di un fattore quattro la frequenza di campionamento per ottenere un solo bit di risoluzione in più è poco e -ciente. Per ottenere cinque bit in più, ad esempio, occorre una frequenza di campionamento 1024 volte più grande di quella del convertitore Nyquist-rate di riferimento, con relativo incremento di potenza consumata dal campiona-tore. Questo problema può essere risolto facilmente tramite la tecnica del Noise Shaping, fondamentale per lo sviluppo dei convertitori delta-sigma e che aronteremo in seguito, ma c'è un'altra questione importante che riguar-da i convertitori con oversampling: tutta la teoria esposta n ora è valiriguar-da nel limite in cui la densità spettrale di potenza di quantizzazione possa essere considerata uniforme in un certo intervallo di frequenza. Questa ipotesi cade completamente se il convertitore riceve in ingresso un segnale costante che non corrisponde a nessuno dei livelli permessi dal quantizzatore, in quel caso l'errore di quantizzazione è costante e la sua densità spettrale di potenza è una delta di Dirac posta a frequenza nulla. In questo caso il ltro passa basso è completamente inutile, quindi aver sovra campionato non ha dato nessun bene cio. In poche parole, quando dobbiamo convertire un segnale in DC farlo con un convertitore Nyquist-rate o uno con oversampling non comporta nessuno vantaggio in termini di risoluzione. Per superare questa limitazione è possibile aggiungere una componente di rumore elettrico fuori banda in ingresso al convertitore con un'ampiezza di almeno qualche LSB. L'eetto che si ottiene è una sorta di modulazione del rumore di quantizzazione il cui spettro è quindi spalmato su un dominio frequenziale più ampio, per cui il sovracampionamento torna a essere e cacie. Questa tecnica è chiamata "Di-thering" e verrà citata in seguito in relazione ad altre problematiche legate alla conversione di segnali DC con ADC delta-sigma.
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 12
1.3 Convertitore Anologico Digitale ∆Σ
Il convertitore delta-sigma appartiene alla categoria dei convertitori con so-vracampionamento con l'aggiunta della tecnica del noise shaping in preceden-za introdotta che esegue un ltraggio passa alto del rumore di quantizpreceden-zazione, senza alterare la potenza di rumore complessiva, ma spostando buona parte di essa fuori dalla banda del segnale. Un convertitore delta-sigma è composto da due blocchi principali: un modulatore e un ltro (digitale).
Figura 1.6: Diagramma a blocchi di un delta-sigma ADC del primo ordine
Una possibile architettura è quella rappresentata in Figura (1.6). La sezione interna al triangolo rosso tratteggiato racchiude il modulatore, un circuito completamente analogico, mentre il ltro esterno opera nel dominio digita-le. L'ADC e i DAC devono avere lo stesso numero di bit n, che può essere maggiore o uguale a 1 (in questo ultimo caso l'ADC è un comparatore). Met-tiamoci nel caso più semplice e trattato da questa tesi: modulatore a singolo bit. In uscita all'ADC abbiamo la tensione vst, il cui valore oscilla tra due
livelli di tensione permessi in base al superamento di una certa soglia da parte del segnale in ingresso all'ADC. Il segnale vst nisce in ingresso sia al
ltro digitale che al DAC tramite un percorso di feedback. Il DAC produce la tensione analogica vdacche può coincidere o meno con vst, per esempio se il
sistema è raziometrico produrrà +VDD e −VDD, dove VDD indica tensione di
alimentazione, più in generale dipende dalla tensione di riferimento (VREF)
del DAC.Il segnale d'ingresso vine il segnale vdac vengono combinati e inviati
in ingresso al blocco H, che costituisce il ltro del modulatore. L'obbiettivo di questa tesi è lo sviluppo di un convertitore tempo discreto, per cui i segna-li in ingresso al blocco H sono campionati e l'intero modulatore può essere modellato nel dominio Z. Esistono comunque anche convertitori delta-sigma
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 13 tempo continui che orono prestazioni interessanti e di cui parleremo succes-sivamente. Nei paragra che seguono entreremo nel dettaglio del blocco H per un modulatore del primo e del secondo ordine a singolo bit.
1.3.1 Modulatore del Primo Ordine
Figura 1.7: Modello sempli cato di un convertitore delta-sigma del primo ordine
Per studiare il sistema e capire il funzionamento del modulatore del primo ordine ci rifaremo al modello lineare in Figura (1.7). Il DAC viene considerato ideale per cui è assente nella catena di feedback, mentre l'ADC è diventato semplicemente un elemento che somma al segnale l'errore di quantizzazione (vnq). Dal modello possiamo ricavarci vst (la tensione che in questo schema
corrisponde al codice che entra nel ltro digitale) in funzione del segnale di ingresso e del rumore di quantizzazione
vst(z) = [Vin(z) − vst(z)]H(z) + vnq(z). (1.20) vst(z) = H(z) 1 + H(z)Vin(z) + 1 1 + H(z)vnq(z). (1.21) dove ST F (z) = H(z)
1+H(z) è detta Signal Transfer Function e NT F (z) = 1 1+H(z)
è la Noise Transfer Function, per cui
vst(z) = ST F (z)Vin(z) + N T F (z)vnq(z). (1.22)
L'obbiettivo è ottenere una signal transfer function il più possibile piatta e vicina a 1 e una noise transfer function più bassa possibile nella banda del segnale. In base a queste richieste la forma ideale per la funzione H(z) è la seguente: H(z) = z −1 1 − z−1 (1.23) per cui ST F (z) = z−1 (1.24)
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 14 N T F (z) = 1 − z−1 (1.25) La ST F ha la forma di un semplice ritardo di un ciclo di clock, mentre la N T F corrisponde all'operazione di derivazione tempo discreta e quindi eli-mina le componenti in continua e riduce fortemente quelle a basse frequenze. L'espressione trovata di H(z) corrisponde a quella di un integratore tempo discreto, da qui si capisce la derivazione del nome delta-sigma: il segnale di ingresso subisce un'operazione di sottrazione (delta) con il feedback, il risultato è poi integrato (sigma) dall'integratore.
La forma che assume NT F permette di realizzare il noise shaping, infat-ti, come si evince dai risultati precedeninfat-ti, la densità spettrale di rumore di quantizzazione di un convertitore delta-sigma, rispetto a un comune con-vertitore con sovracampionamento, risulta ltrata dall'espressione di NT F . Dimostriamo quanto detto, ma prima passiamo nel dominio frequenziale so-stituendo z con ej2πf T, dove T = 1
fs è il periodo di clock (con fs maggiore
del doppio della banda del segnale perché pari a OSR volte quella di un convertitore Nyquist-rate), quindi:
N T F (f ) = 1 − e−j2πf T = e−jA2πf T C 2 ejA2πf T C 2 − e−jA2πf T C 2 (1.26) Tenendo conto della nota relazione (ejπx− e−jπx) = 2j sin (πx) si ricava
N T F (f ) = e−jπf T2j sin (πf T ) (1.27) La densità spettrale del rumore di quantizzazione in uscita dal modulatore delta-sigma (Sn−DS(f )) si può calcolare quindi nel seguente modo:
Sn−DS(f ) = Sn−OS(f ) · |N T F (f )|2 = Sn−OS(f ) · 4 sin2
πf
fs
(1.28) dove Sn−OS(f ) è la densità spettrale di rumore di quantizzazione prodotta
da un convertitore con oversampling con frequenza di campionamento fs.
In Figura (1.8) si vede molto bene l'eetto del noise shaping visto che normal-mente la banda del segnale Bs è molto più piccola di f2s e quindi la densità
spettrale di potenza del rumore di quantizzazione nella banda del segnale (curva rossa nella fascia celeste) è molto più bassa di quella di un semplice convertitore con oversampling (curva verde).
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 15
Figura 1.8: Densità spettrale di potenza del rumore di quantizzazione in uscita dal modulatore ∆Σ
Per stimare il guadagno in termini di risoluzione che il convertitore delta-sigma ore, dobbiamo calcolare la potenza del rumore di quantizzazione nella banda del segnale, che non è altro che la potenza del rumore in uscita dal ltro digitale passa basso che chiameremo vn−out
hv2 n−outi = Z Bs −Bs Sn−DS(f )df = Sn−OS(f ) Z Bs −Bs 4 sin2 πf fs df (1.29) ma dal momento che per il sovracampionamento fs 2Bs e che ci interessa
la NT F per f ≤ 2B fs allora l'argomento del seno è molto piccolo e
possiamo approssimare il seno stesso con il suo argomento sin2 πf fs ≈ π2f2 f2 s (1.30) Riprendiamo la (1.29) e utilizziamo l'approssimazione in (1.30)
hvn−out2 i = Sn−OS(f ) Z Bs −Bs 4 π2f 2 f2 s df = Sn−OS(f ) 4π2 f2 s · 2Bs3 3 = (Sn−OS(f ) · fs) π2 3 2Bs fs 3 = hv2nq−N Ri · π 2 3 1 (OSR)3 (1.31)
Per trovare l'espressione sopra abbiamo utilizzato la de nizione di OSR e la (1.16). Il risultato ottenuto è quindi
hv2 nq−N Ri hv2 n−outi ≈ 3 π2 · (OSR) 3 (1.32)
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 16 Sostituiamo la (1.32) nella (1.10) e possiamo ottenere un stima dell'aumento di risoluzione che otteniamo utilizzando un convertitore delta-sigma del primo ordine invece di un Nyquist-rate
∆N = 1 2log2 3 π2 · OSR 3 = 3 2log2(OSR) + 1 2log2 3 π2 ≈ 3 2log2(OSR) − 0.86 (1.33) Abbiamo quindi scoperto che la risoluzione aumenta di 1.5 bit ogni volta che il fattore OSR viene raddoppiato, il che è molto più vantaggioso rispetto ad un semplice convertitore con oversampling che guadagna solo 0.5 bit se il fattore OSR raddoppia.
1.3.2 Modulatore del Secondo Ordine
Per quanto sia compatto ed e cace, un modulatore del primo ordine non permette di avere grandi incrementi di risoluzione senza aumentare molto il fattore OSR e inoltre, non è molto robusto contro problemi quali dead zones e cicli limite, di cui parleremo successivamente. Per ottenere un convertitore più performante utilizziamo allora un modulatore del secondo ordine, il cui modello linearizzato è quello in Figura (1.9).
Figura 1.9: Modello linearizzato di un convertitore delta sigma del secondo ordine
Come si vede l'architettura del modulatore è diventata più complessa, si vede infatti la presenza di due integratori questa volta, e a entrambi arriva il segnale di feedback dal DAC. Si può dimostrare che ora la NT F assume questa espressione:
N T F = (1 − z−1)2 (1.34) con conseguente aumento della risoluzione pari a
∆N = 5 2log2(OSR) + 1 2log2 5 π4 ≈ 5 2log2(OSR) − 2.14 (1.35)
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 17 Si ottiene adesso un incremento di 2.5 bit (contro i 1.5 bit del modulatore del primo ordine) ogni volta che raddoppiamo OSR (tralasciando i 2.14 bit). Per fare un esempio con OSR = 512 si ottiene un aumento di risoluzione che è quanti cabile in ∆N ≈ 20.36, molto vantaggioso se teniamo conto che è stato raggiunto con un fattore di oversampling non troppo elevato.
Nel corso della trattazione vedremo che una risoluzione teorica così alta sarà di cile da ottenere con fattori OSR così bassi a causa di tutte le non idealità del sistema.
Figura 1.10: Modello sempli cato della topologia Boser-Wooley
Inoltre, se avessimo fatto un'attenta analisi avremo scoperto che il modello linearizzato sopra non è completamente corretto, è stato introdotto solo per mostrare l'idea che sta dietro un modulatore del secondo ordine. Le cose sono più complicate in realtà, Figura (1.10) mostra un modello sempli cato di una delle possibili topologie con cui è possibile realizzare un modulatore del secondo ordine, conosciuto come modulatore Boser-Wooley. Svolgendo i conti si ottiene: ST F = a1a2z −2 D(z) (1.36) N T F = (1 − z −1)2 D(z) (1.37) dove D(z) = (1 − z−1)2+ a2bz−1(1 − z−1) + a1a2z−2 (1.38)
Per avere i ST F = z−2 N T F = (1 − z−1)2 desiderati occorre che siano
rispettate le condizioni a2b = 2e a1a2 = 1, anche se questi sono solo risultati
teorici, ma è chiaro che i fattori moltiplicativi introdotti sono essenziali per la realizzazione del modulatore quindi. Nel capitolo successivo vedremo altre strutture per realizzare un modulatore del secondo ordine.
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 18
1.3.3 Modulatore Multi-bit
Abbiamo appena visto come aumentando l'ordine del modulatore è possibile ottenere incrementi di risoluzione a parità di OSR. Spesso, però, al ne di ot-tenere una risoluzione elevata aumentare l'ordine di un modulatore single-bit può essere controproducente. Innanzitutto, per applicazioni in cui si richiede una banda di segnale ampia aumentare troppo l'OSR può rivelarsi ine cace, inoltre, la presenza di molti stadi costringe il segnale ad attraversare una lunga catena prima di raggiungere l'uscita, quindi viene accumulato un certo ritardo che può dar luogo a un errore una volta che il segnale viene ripor-tato in ingresso. Questo errore viene integrato dagli integratori in cascata con il rischio che possono raggiungere la saturazione se l'ampiezza del sud-detto errore è su cientemente grande. Nel caso avvenga la saturazione del quantizzatore il modulatore diventa instabile e comincia a oscillare a bassa frequenza. Questo è anche il motivo per cui generalmente i modulatori a singolo bit risentono molto del fattore di guadagno per cui in ingresso non è possibile avere segnali troppo ampi, con conseguente riduzione del SNR e (di conseguenza) la risoluzione.I modulatori multi-bit sono stati introdotti per arontare tutte queste limitazioni.
Un quantizzatore a più bit riesce e ad approssimare meglio la tensione in ingresso quindi gli integratori subiscono salti minori, questo diminuisce i con-sumi di corrente (e di potenza) in transitorio e la probabilità che vadano in saturazione, con conseguenza che i modulatori multi-bit risultano molto più stabili dei modulatori a singolo bit. Inoltre, se consideriamo che il rumore di quantizzazione decresce di 6dB per ogni bit aggiunto al quantizzatore è chiaro come sia possibile avere un alto ENOB anche con bassi valori di OSR. Un modulatore multi-bit permette di convertire segnali ad ampia banda (sto-ricamente questa era una zona di lavoro dei soli convertitori SAR, ma ora anche dei delta-sigma) senza utilizzare OSR enormi.
Nonostante tutti questi vantaggi, i multi-bit, a dierenza dei single bit, sof-frono di problemi di non linearità intrinseci dovuti alla presenza di un DAC a più bit (l'unico DAC lineare è quello a singolo bit!). Questo problema è risolvibile solo tramite tecniche particolari de nite spesso con il termine mismatch shaping e che concettualmente sono molto simili alla tecnica del noise shaping. Come succedeva per il noise shaping, l'e cacia del mismatch shaping cresce con l'aumentare dell'OSR. Altre tecniche molto importanti per combattere la non linearità dei DAC multi-bit prevedono l'introduzione di blocchi digitali ausiliari, oppure l'utilizzo di particolari tipi di modulato-re, conosciuti in letteratura con il nome Dual-Quantizer Modulators, la cui idea di funzionamento è la seguente: si usa un quantizzatore a singolo bit dove la non linearità del DAC è maggiormente critica, cioè laddove
l'usci-Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 19 ta del DAC è sottratta direttamente all'ingresso, e si dispongono uno o più quantizzatori multi bit in altre sezioni del sistema in cui è possibile trattare l'errore di non linearità senza ridurre la risoluzione del modulatore. I modu-latori dual-quantizier possono essere realizzati tramite strutture conosciute come Leslie-Singh o MASH, in [17] viene anche presentata un'architettura a singolo stadio molto compatta.
1.3.4 Convertitori ∆Σ Tempo Continui
Storicamente gli ADC delta-sigma tempo discreti (TD) realizzati tramite circuiti switched capacitor (SC) sono stati preferiti dai progettisti in quanto molto precisi e, a dierenza dei convertitori tempo continui (TC), analitica-mente rappresentabili con modelli matematici non eccessivaanalitica-mente complessi. Ciononostante, gli ADC tempo continui hanno cominciato a diondersi mol-to negli ultimi anni, quindi presentiamo brevemente quali sono le dierenze tra le due tipologie e cerchiamo di capire perché, in certe applicazioni possa essere preferibile un tipo ad un altro.
Figura 1.11: Schema a blocchi di un convertitore delta-sigma tempo continuo
Come abbiamo visto in precedenza, in un ADC TD il campionamento del segnale di ingresso avviene prima che questo (una volta sottratto al valore in uscita dal modulatore tramite la il feedback dato dal DAC) nisca in ingresso al ltro H(z) del modulatore. Un ADC TC funziona ancora unendo i bene ci di oversampling e noise shaping, ma il campionamento avviene subito prima del quantizzatore. Ora il ltro H(s) è tempo continuo e fa uso di integratori RC o gm
C . In precedenza abbiamo detto quanto fosse importante la presenza
di un ltro anti aliasing subito dopo il campionatore, ma come si può notare nel caso TC è assente. Accade questo perché problema dell'aliasing è au-tomaticamente risolto dal blocco H(z), che diventa un ltro non solo per il rumore di quantizzazione, ma anche per l'aliasing, tratta i due disturbi allo stesso modo.
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 20
Figura 1.12: Esempio di un current-steering DAC
Un altro aspetto importante dei convertitori TC riguarda i vincoli di velocità, molto meno stringenti in questo caso, in quanto non occorre che l'integratore vada a regime entro un certo intervallo di tempo (il periodo di clock). Questo è un vantaggio anche per la potenza consumata a parità di banda, infatti, un integratore SC richiede una certa quantità di corrente per caricare le capacità e se la tensione su queste deve andare a regime in un tempo breve la corrente necessaria cresce.
Purtroppo, le architetture TC presentano anche molte limitazioni. Ad esem-pio, possono lavorare solo a una frequenza fs ssa(le resistenze e le capacità
dell'integratore hanno poli e zeri a frequenze ssate), questo ha quasi impe-dito la diusione degli ADC TC in tutti quei campi applicativi in cui veniva richiesto un ampio range della frequenza di clock. L'architettura del DAC della catena di feedback, che generalmente è della tipologia current-steering come quella in Figura (1.12), sore di una altro grave problema: risentono molto dei disturbi di jitter del segnale di clock del quantizzatore. Il jitter del segnale di clock è un disturbo presente anche nei convertitori DT, ma in quantità molto minore. Figura (1.13) mostra la forma d'onda della corrente trasferita nell'integratore.
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 21 Nel caso TD l'entità della carica è molto piccola, perché la maggior parte della corrente necessaria alle capacità è richiesta all'inizio del transitorio. Nel caso TC la corrente è trasferita con un rate costante, quindi un picco-lo jitter può essere molto pericopicco-loso per il modulatore. I convertitori delta sigma TC presentano dunque aspetti interessanti, ma anche molte criticità e generalmente sono progettati con modulatori multi-bit, perché più stabili e molto robusti contro ampi salti degli integratori tipici dei modulatori tempo continui.
1.4 Filtro Digitale
L'ultimo passaggio fondamentale della conversione AD con sovracampiona-mento è il ltraggio digitale passa basso, con l'obbiettivo di ltrare il rumore fuori dalla banda del segnale e aumentare la risoluzione.
Il ltro deve avere un guadagno il più possibile piatto (e preferibilmente uni-tario) nella banda del segnale e deve attenuare molto nel range frequenziale tra Bs e f2s (dove secondo la teoria del sovracampionamento risiede il rumore
residuo), si richiede poi che la risposta del ltro attenui più di quanto la NT F ampli chi il rumore quantizzazione fuori banda. Tipicamente il ltro è rea-lizzato con una cascata di N ltri a media mobile la cui risposta in frequenza è proporzionale a una sinc(f) che implementa un cosiddetto ltro sincN (N
è de nito anche come l'ordine del ltro). Per realizzare un ltro a nestra mobile una buona scelta è utilizzare l'architettura CIC (Cascaded Integrator Comb) introdotta da Hogenauer in [8], che ha il vantaggio di essere molto compatta ed economica in termini di area occupata e dissipazione di potenza perché non fa uso di moltiplicatori, come invece accade per i più comuni ltri FIR e IIR. Si può dimostrare che l'ordine ottimale del ltro dipende dal-l'ordine del modulatore, e cioè è sempre di un'unità superiore aldal-l'ordine del modulatore delta-sigma. Per un modulatore delta-sigma del secondo ordine si usa quindi un ltro del terzo ordine.
Utilizzare un ltro CIC con un delta sigma è molto vantaggioso anche per un altro motivo: l'eetto del ltro deve essere quello di limitare lo spettro (di segnale e di rumore) alla banda Bs, che in un convertitore delta-sigma è
sempre nota perché pari a fs/2OSR. Per questa ragione non è necessario che
il ltro produca i dati alla frequenza di campionamento fs, ma è possibile
ridurre il data rate di uscita a 2Bs (secondo il teorema di Shannon non c'è
alcun vantaggio informativo ad andare a frequenze molto maggiori di due volte la banda del segnale) tramite un'operazione di decimazione. Quello che ci occorre è un ltro decimatore. Quando Hogenaur introdusse i ltri CIC espose i principi teorici con cui vanno dimensionati e lo fece per due tipi di
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 22 ltri: interpolatore e decimatore. Quindi è possibile ottenere un ltro CIC del terzo ordine decimatore seguendo le indicazioni di Hogenauer una volta stabilita la frequenza di sovracampionamento e l'OSR, da cui si stabilisce 2Bs.
Figura 1.14: Schema a blocchi di un lto CIC del terzo ordine
In Figura (1.14) è rappresentato lo schema tempo discreto di un ltro CIC decimatore, composto da K accumulatori che formano lo stadio Intagrator e K sottrattori (ritardatori) che formano lo stadio Comb. Le uniche opera-zioni compiute sono l'addizione e la sottrazione che quindi introducono una complessità circuitale moderata. La decimazione è unica e quindi avviene in una volta sola fra lo stadio Integrator e lo stadio Comb.
1.5 Non Idealità di un Convertitore ∆Σ
Per realizzare un modulatore delta-sigma è necessario tenere conto di alcu-ne problematiche strettamente legate ai compoalcu-nenti che formano il sistema, in particolare i blocchi H(z), realizzabili tramite integratori tempo discreti, il cui modo più semplice per realizzarlo è tramite un'architettura SC come quella in Figura (1.15).
Figura 1.15: Integratore switched-capacitors
Il funzionamento di questo circuito sarà analizzato in seguito, ma possiamo subito dire che una delle principali cause della degradazione delle performan-ce in un modulatore delta-sigma con architettura SC è data dal non completo trasferimento di carica proprio negli integratori. Questo comportamento è una conseguenza delle non idealità introdotte dagli switch, dai condensatori e dall'ampli catore operazionale che principalmente sono il rumore termico
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 23 (di cui parleremo in seguito), il guadagno in continua nito, la banda ni-ta, lo slew rate e le tensioni di saturazione. Altri fonti di problemi possono emergere nel caso in cui in ingresso al modulatore arrivi un segnale in conti-nua. Un parametro particolarmente importante per la conversione di segnali in continua è l'accuratezza. Per errore di accuratezza si intende quanto la codi ca del dato in uscita è distante da quella che dovrebbe essere quella ideale. L'errore di accuratezza è determinato sia da problemi che a iggono in particolare gli ingressi in continua sia dalle molte non idealità presenti nell'implementazione di un convertitore delta-sigma e che a breve verranno illustrate.
1.5.1 Cicli Limite
Prendiamo in considerazione un modulatore del primo ordine il cui modello linearizzato è quello presentato in Figura (1.16), dove U(z) è l'ingresso e Y (z) è il segnale dopo l'integrazione, V (z) è l'uscita del modulatore.
Y (z) = z−1Y (z) + U (z) − z−1V (z) (1.39) Passando nel dominio tempo discreto otteniamo
y(n) = y(n − 1) + u(n) − v(n − 1) (1.40) dove v(n) può essere scritto come sgn(y(n)) dal momento che stiamo ipotiz-zando di usare un modulatore a singolo bit in cui l'ADC è semplicemente un comparatore. Ipotizziamo di avere u = 1/2 (per comodità consideriamo tutti i segnali normalizzati rispetto a VREF, compresi quelli uscenti dal DAC) e
y(0) = 1/2, da (1.40) segue che y(1) = 1/2 + 1/2 − 1 = 0 e che v(1) = 1 e procediamo così no a n = 4 cicli.
n 0 1 2 3 4
y(n) 1/2 0 −1/2 1 1/2
v(n) 1 1 −1 1 1
Tabella 1.1: Andamento y(n) e v(n) con u = 1/2
Come si vede dalla tabella sopra, per n=4 si ritrovano le stesse condizioni di n = 0. L'uscita mostra un comportamento periodico ogni 4 cicli, ma ciò non implica un errore nella conversione dal momento che (1 + 1 − 1 + 1)/4 = 1/2 che è identico a u. Il modulatore può convertire un valore costante di ingresso con perfetta accuratezza, ma l'uscita presenta un tono a frequenza fs/4, che
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 24
Figura 1.16: Schema a blocchi di un modulatore del primo ordine
in questo caso è rimosso dal ltro passa basso in uscita.
Consideriamo il caso più generale per cui l'ingresso assume un valore costante e razionale: u = a/b, assumendo 0 < a < b con b e a numeri interi positivi e dispari. In queste condizioni facendo i conti visti prima quello che si ottiene sono sempre a+b
2 campioni di +1 e b−a
2 campioni di -1 in uscita dal modulatore,
il cui valor medio è dunque a/b. Si può dimostrare che la sequenza in uscita è periodica con periodo b. Se invece abbiamo u = a/b con a e b numeri interi e pari scelti in modo che a + b sia dispari si può dimostrare che la sequenza in uscita sarà ancora periodica ma con periodo 2b (come nel caso rappresentato nella tabella sopra). Queste sequenze periodiche sono chiamate cicli limite (noti in letteratura anche come pattern noise e idle tones) e si può dimostrare che si veri cano solo quando il rapporto tra a e b è un numero razionale. Per eetto dei cicli limite lo spettro dell'uscita presenta una riga a frequenza nulla se l'ingresso è costante e a multipli di fs/b. Queste righe
a frequenze diverse dalla continua non sono in verità problematiche nché b < 2 · OSR (ricordiamo che il ltro passa basso presenta il primo nullo a frequenza f = fs
2·OSR). Il caso più problematico si ha quando il segnale
in ingresso assume un valore molto vicino ai limiti della dinamica per cui b può non rispettare la condizione sopra introducendo il tono frequenziale di disturbo del ciclo limite nella banda del segnale.
Per un modulatore del secondo ordine esiste una formula empirica che esprime la frequenza del ciclo limite:
f0 =
kfs|Adc|
2∆ (1.41)
dove k è un intero, fs è la frequenza di campionamento e ∆ è il passo di
quantizzazione, mentre Adc è un parametro dipendente dal numero di bit del
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 25 modulatore multi-bit è maggiormente soggetto a questo tipo di disturbo. I cicli limite quindi non rappresentano un motivo di instabilità della catena di feedback del modulatore, la loro ampiezza non varia nel tempo, ma sono una complicata funzione di u, e la loro frequenza dipende dagli ingressi. Questo tipo di disturbo è una caratteristica intrinseca del modulatore delta-sigma. Esistono tecniche che permettono di evitare la formazione di cicli limite, una di queste è il già citato Dithering.
1.5.2 Non idealità dell'Ampli catore Operazionale
L'espressione H(z) = z−11−z−1 usata sin ora non è realistica, perché valida
solo se il guadagno ad anello aperto A0 dell'ampli catore operazionale che
compone l'integratore è in nito. Più verosimilmente possiamo dire che H(z) = z
−1
1 − αz−1 (1.42)
dove α = A0−1
A0 . In questo modo si ricava
ST F (z) = αz−1 (1.43)
N T F (z) = 1 − αz−1 (1.44) Questo signi ca che il guadagno in continua di NT F non è più idealmente zero, ma pari a 1 − α, mentre quello di ST F non è più perfettamente uni-tario. Tutto ciò si traduce in una perdita di rapporto segnale rumore quindi di risoluzione per il convertitore delta-sigma ed è causa di un altro tipo di disturbo tipico dei delta-sigma di cui parleremo in seguito: le dead zones. Altri problemi relativi all'ampli catore operazionale sono lo slew rate e la banda nita. La banda nita dell'ampli catore operazionale in un circuito integratore SC può in uire, in termini di comportamento non ideale in tran-sitorio, sulla risposta durante ogni ciclo di clock. Quello che può accadere è che il trasferimento di carica, alla ne della fase di integrazione, sia inaccu-rato o incompleto. Si può dimostrare che a nché il trasferimento di carica sia abbastanza preciso occorre che il prodotto guadagno banda (GBW) sia almeno 6 volte più grande della frequenza di campionamento del sistema. Per quanto riguarda lo slew rate, è facile immaginare che le prestazioni del-l'integratore potrebbero essere compromesse se la tensione in uscita dall'am-pli catore volesse assumere un andamento la cui massima derivata nel tempo (velocità massima) supera lo slew rate dell'operazionale, per cui si avrebbe una iniziale fase rettilinea (detta fase di slewing) della tensione prima che il corretto andamento esponenziale prenda piede. Come mostra Figura (1.17),
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 26
Figura 1.17: Errore relativo rispetto al rumore di quantizzazione in banda base in
funzione dello slew rate dell'ampli catore
uno slew rate troppo piccolo introduce una degradazione del rapporto se-gnale rumore in banda base, con conseguente riduzione della risoluzione del convertitore.
1.5.3 Dead Zones
Prendiamo un segnale u continuo molto piccolo e positivo e mettiamolo in ingresso a un modulatore del primo ordine. Per il momento ipotizziamo di avere un ampli catore con guadagno in nito. Utilizzando la (1.40) andiamo a scrivere la sequenza dei primi campioni che arrivano in ingresso al com-paratore partendo da y(0) = 0 (per semplicità ipotizziamo ancora una volta che ogni segnale sia normalizzato rispetto alla VREF del sistema).
y(1) = y(0) + u − sgn(y(0)) = u − 1 < 0 y(2) = u − 1 + u + 1 = 2u > 0
y(3) = 2u + u − 1 = 3u − 1 < 0 ....
Possiamo esprimere questo andamento (che è vero almeno per i primi cicli) in questo modo:
y(k) = (
ku se k è pari
ku − 1 se k è dispari (1.45) L'uscita del comparatore varia da +1 a −1 ad ogni ciclo, ma questa alter-nanza prima o poi deve nire e dovranno comparire due +1 consecutivi e ciò avverrà quando ku − 1 ≥ 0. La frequenza di questo evento dipende prorpio
Capitolo 1 Introduzione ai Convertitori AD ∆Σ Page 27 dal valore di u.
A questo punto abbandoniamo l'ipotesi di guadagno in nito dell'ampli ca-tore operazionale. La (1.40) può essere riscritta così
y(n) = α · y(n − 1) + u(n) − sgn(α · y(n − 1)) (1.46) dove α è il parametro de nito in precedenza in funzione di A0. Partendo
ancora da y(0) = 0 la sequenza dei campioni è ora fatta in questo modo: y(1) = αy(0) + u − sgn(y(0)) = u − 1 < 0
y(2) = αu − α + u + 1 = (1 + α)u + (1 − α) > 0
y(3) = α(1 + α)u + α(1 − α) + u − 1 = (1 + α + α2)u − (1 − α + α2) < 0 ....
La sequenza è cambiata, ma è sempre esprimibile analiticamente in questo modo: y(k) = k−1 X i=0 αiu + (−1)k k−1 X i=0 (−α)i (1.47)
La condizione per cui l'alternanza di -1 e +1 si arresta è la stessa di prima, questo signi ca che per un certo valore di k dispari la prima sommatoria dell'espressione deve essere maggiore della seconda. Per studiare questo caso mettiamoci nella condizione di k → ∞, per cui possiamo risolvere le serie geometriche e a nché il risultato sia maggiore di zero deve valere:
u 1 − α > 1 1 + α segue che u = 1 − α 1 + α = 1 2A0− 1 ≈ 1 2A0 (1.48) Il risultato sopra è molto importante: per eetto del guadagno nito del-l'ampli catore non è possibile convertire valori di ingresso costanti minori di
1
2A0 (notare che ciò accade anche nell'ipotesi che il comparatore abbia isteresi
nulla). Un modulatore del secondo ordine è più robusto rispetto alle dead zones, si può trovare infatti una relazione molto simile a quella sopra, ma dipendente da 1/A2
0.
Quando si va a progettare un convertitore delta-sigma, le dead zones sono sempre una problematica da tenere sott'occhio, in quanto la trattazione fatta sopra è solo indicativa, non abbiamo tenuto conto di molte altre non idealità. Quello che si cerca di fare è mantenere sempre l'entità delle dead zones sotto un LSB, in modo che al ne di ottenere una buona risoluzione siano poco rilevanti.
Capitolo 2
Progetto System-Level del
Convertitore AD ∆Σ
In generale, quando si vuole realizzare un sistema elettronico è sempre im-portante avere un punto di partenza dettato dalle prestazioni desiderate. Nel caso di un convertitore delta-sigma questo passo, che si indica con proget-tazione ad alto livello, è assolutamente fondamentale. In questo capitolo parleremo delle speci che (risoluzione, velocità, complessità circuitale) che il nostro convertitore deve raggiungere e mostreremo come queste in uiscano sul tipo e sull'hihitettura del modulatore e del ltro digitale che andremo a progettare.
2.1 Speci che per la Lettura di Sensori
Integrati
L'applicazione principale in cui dovrà lavorare il nostro convertitore delta-sigma è la misura di impedenziometria per la lettura di sensori. Il sensore (DUT), opportunamente polarizzato da una tensione DC, viene stimolato con un segnale sinusoidale di ampiezza nota e a frequenza variabile dipendente da ciò che desideriamo misurare. Per estrapolare il valore dell'impedenza data dal sensore (che contiene l'informazione sulla grandezza sica che il senso-re deve estrapolasenso-re) viene eettua una demodulazione in fase e quadratura al variare della frequenza di stimolo così da ottenere la componente reale e immaginaria dell'impedenza del DUT. La demodulazione consiste in una moltiplicazione per un seno o per un coseno, come sappiamo questa opera-zione introduce una componente in continua e una componente a frequenza doppia di quella del segnale sinusoidale di stimolo che dovrà essere ltrata da un ltro passa basso. Per evitare l'eccessiva complessità circuitale
Capitolo 2 Progetto System-Level del Convertitore AD ∆Σ Page 29 ta dalla cella di Gilbert (circuito che implementa la moltiplicazione) si può demodulare moltiplicando, invece che per un seno o un coseno, per un'onda quadra. Ciò è molto vantaggioso perché eettuabile con una semplice matri-ce di switch, con lo svantaggio che oltre alla componente utile a frequenza nulla introduciamo altre componenti armoniche a frequenze multiple della fondamentale. Il segnale ottenuto deve essere convertito in digitale per poter essere elaborato e qui possiamo capire il primo grande vantaggio che ottenia-mo utilizzando un convertitore delta-sigma: l'operazione di ltraggio passa basso necessaria all'operazione di demodulazione in fase e quadratura può essere svolta dal ltro CIC presente già nel convertitore. Il ltro CIC del convertitore, infatti, presenta nulli a multipli della frequenza di Nyquist (il doppio della banda del segnale) che noi faremo coincidere con la frequenza del segnale sinusoidale di stimolo.
Figura 2.1: Schema di un sistema per misure di impedenziometria
Figura (2.1) mostra il sistema per misure di impedenziomentria di cui ab-biamo appena parlato. Inoltre generalmente prima che il segnale entri nel convertitore viene ampli cato preventivamente da un ampli catore da stru-mentazione con conseguenza che il segnale che arriva in ingresso al converti-tore avrà delle componenti fuori banda, dette di oset ripple, a multipli della frequenza di chopper dell'ampli catore da strumentazione, nell'eventualità, molto frequente, che l'ampli catore da strumentazione sia sottoposto a mo-dulazione chopper per ridurre il suo oset e rumore a bassa frequenza. A dierenza però del problema che nasce dalle misure di impedenziometria, queste componenti di disturbo sono ad una frequenza nota. Basta quindi impostare una frequenza di campionamento e un OSR in modo che i nulli del ltro CIC coincidano.
A questo punto possiamo chiederci: dal momento che abbiamo una sezione digitale nel nostro convertitore, perché non fare l'operazione di
demodulazio-Capitolo 2 Progetto System-Level del Convertitore AD ∆Σ Page 30 ne dopo la conversione e prima del ltraggio? Se in ingresso al modulatore delta-sigma mandiamo direttamente l'onda sinusoidale dal DUT (ampli cata dall'ampli catore da strumentazione) in uscita otteniamo la codi ca digitale della sinusoide che invece di essere ltrata immediatamente dal CIC subisce l'operazione di demodulazione in fase o in quadratura. In questo modo in uscita dal CIC (e quindi in uscita dal convertitore) otteniamo ancora il valor medio dell'onda demodulata che ci interessava. L'obbiettivo di questo lavoro di tesi è sviluppare un convertitore in grado di fare esattamente quanto ap-pena detto: fare misure di impedenziomentria demodulando digitalmente il segnale di stimolo una volta passato dal DUT.
Il vantaggio principale di fare una cosa nel genere sta nel fatto che una de-modulazione digitale è sicuramente più sicura e robusta di una fatta in modo analogico con degli switch, in quanto il rischio di perdere informazione con deterioramento dell'onda prima della conversione è assente. Inoltre, un de-modulatore digitale occupa sicuramente meno spazio di uno analogico. Noi implementeremo la funzione di demodulazione digitale direttamente nel ltro CIC. In questo capitolo parleremo meglio dei problemi legati a questo modo di fare demodulazione in fase e quadratura e presenteremo una soluzione cir-cuitale che, tra le altre cose, ci permette di attuarlo.
Per quanto riguarda la risoluzione, la speci ca assegnata è quella di avere per il sistema 20 bit, con una risoluzione eettiva di almeno 18 bit e una fre-quenza di campionamento di almeno 1 MHz, ma con la possibilità di andare a velocità maggiori, anche al prezzo di una risoluzione minore. Inoltre vie-ne richiesto di adottare un'architettura fully-dierential che presenta grandi vantaggi in termini di immunità a disturbi di modo comune, miglior PSRR e dinamica del segnale doppia. La tensione di alimentazione può andare da 1.8 V a 3.3 V e la corrente in ingresso al modulatore è pari a 1 µA.
Le criticità presentate da un convertitore delta-sigma sono notevoli ed è bene sempre eseguire un'analisi ad alto livello di esse, prima di iniziare la proget-tazione transistor level dei circuiti che lo compongono. Inoltre divideremo la progettazione del modulatore da quella del ltro digitale. Per eseguire l'ana-lisi ad alto livello del modulatore ci serviremo principalmente di due tool in ambiente Matlab: delta sigma toolbox e SD toolbox.
2.2 Scelte Architetturali e Progettuali
Note le speci che che il convertitore deve avere occorre stabilire l'ordine e la topologia del modulatore, che costituisco alcuni dei gradi di libertà per il progettista. In verità le prime scelte da fare sono quelle tra un modulato-re tempo discmodulato-reto e uno tempo continuo e tra single e multi bit. Per non
Capitolo 2 Progetto System-Level del Convertitore AD ∆Σ Page 31 incrementare troppo la complessità del sistema e per non introdurre proble-matiche di non linearità noi implementeremo un convertitore tempo discreto delta-sigma a single bit. Adesso occorre scegliere l'ordine e la struttura del modulatore.
2.2.1 Ordine del Modulatore
Scegliere l'ordine del modulatore è uno dei primi fondamentali passi nella progettazione di un convertitore delta-sigma. Come abbiamo visto nel Capi-tolo 1 la scelta dell'ordine del modulatore dipende da vari fattori, tra cui la risoluzione, la robustezza ai disturbi e il consumo di potenza. Un modulatore del primo ordine è molto compatto e relativamente semplice da implementa-re, ma necessita di alti valori di OSR per funzionare. Utilizzando la relazione (1.33) scopriamo che per avere una risoluzione di 18 bit occorre un OSR di valore vicino a 4096 (i calcoli in verità ci dicono che serve un OSR prossimo a 2750, ma per sempli care l'implementazione del ltro digitale noi lavoreremo sempre con valori di OSR dati da potenze di 2, quindi considereremo sempre la potenza di due adiacente più grande al risultato teorico). Anche utilizzan-do un frequenza di campionamento molto grande (1 MHz come da speci che) un così alto valore di OSR impone delle forti limitazioni sulla banda del se-gnale in ingresso al modulatore, per non parlare del fatto che la risoluzione eettiva (comprensiva di tutti i disturbi del sistema) è sicuramente minore di quella appena calcolata e le cose peggiorano notevolmente se per motivi applicativi occorresse abbassare l'OSR. Prendiamo quindi in considerazione un modulatore del secondo ordine. Utilizzando la (1.35) viene fuori che per avere 18 bit di risoluzione è necessario un OSR pari a 128, molto minore rispetto al caso di prima. Pertanto, sviluppare un modulatore del secondo ordine,benché molto oneroso e complesso, si è rivelata una scelta necessaria per perseguire i nostri obbiettivi. Notare che optare per modulatori di ordi-ne superiore non avrebbe avuto alcun senso per le risoluzioni desiderate, ma avrebbe solo aumentato i consumi e la complessità circuitale.
2.2.2 Topologia Architetturale
Esistono diverse topologie con cui poter realizzare un modulatore del secondo ordine, andiamo in breve a presentare le principali tra cui quella scelta per il nostro progetto.
La più classica delle topologie è la cosiddetta Cascaded of Integrators Feed-Back (CIFB) in Figura (2.2), che altro non è che l'architettura Boser-Wooley, il cui modello sempli cato, Figura(1.10), è già stato presentato nel capitolo
Capitolo 2 Progetto System-Level del Convertitore AD ∆Σ Page 32 precedente. L'uso di integratori con ritardo è desiderabile perchè permette di avere speci che di velocità degli ampli catori meno stringenti in quanto gli integratori possono andare a regime in modo indipendente.
Figura 2.2: Diagramma a blocchi della topologia CIFB
Un'altra topologia simile alla CIFB è la Cascaded of Integrators FeedForward (CIFF) o struttura Silva-Steengaard in Figura (2.3), che possiede un unico percorso di retroazione dall'uscita all'ingresso del molatore e l'uscita di ogni integratore, assieme al segnale u(n), viene riportato direttamente in ingresso al quantizzatore.
Figura 2.3: Diagramma a blocchi della topologia CIFF
Esistono anche strutture di modulatori che fanno uso di cascate di risuona-tori, ossia alternano integratori con e senza ritardo con l'obbiettivo di sta-bilizzare l'intero sistema. Le topologie più note di questi tipi di modulatori sono la Cascade of Resonators with Distributed Feedback (CRFB), in Figu-ra (2.4) e la Cascade of Resonators with Distributed FeedForward (CRFF). La dierenza tra le due è la stessa che c'è tra CIFB e CIFF. In generale sono strutture più stabili di quelle CIFB e CIFF e si potrebbe dimostrare che soluzioni di questo tipo permettono di massimizzare il rapporto segnale rumore in banda utile perché, dando opportuni valori ai coe cienti, rendono la NT F più e ciente ad abbattere il rumore. D'altra parte, utilizzare un integratore senza ritardo comporta prestazioni più stringenti sullo slew rate e sulla banda dell'ampli catore operazionale.
