Progetto di un ADC Delta-Sigma passa banda accordabile per applicazioni di impedenziometria

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Anno Accademico 2013 – 2014

Tesi di laurea magistrale

Progetto di un ADC Delta-Sigma accordabile

per applicazioni di impedenziometria

Candidato: Antonio Iannuzziello

Relatori:

Prof. Paolo Bruschi

Ing. Massimo Piotto

Ing. Francesco Del Cesta

1 Introduzione 3 2 Convertitori analogico-digitale, digitale-analogico 5

2.1 Convertitori Nyquist-rate . . . 5

2.2 Convertitori Sigma-Delta . . . 9

2.2.1 Modulatore del primo ordine . . . 17

2.2.2 Modulatore del secondo ordine . . . 28

2.2.3 Modulatore passa banda . . . 34

3 Tool di simulazione per modulatori 38 3.1 Delta-Sigma Toolbox . . . 39 3.2 Simsides . . . 40 4 La soluzione proposta 42 4.1 Blocchi realizzati . . . 48 4.1.1 Amplificatore Operazionale . . . 48 4.1.2 Comparatore . . . 55 4.1.3 Rete digitale . . . 57 5 Dimensionamento e simulazione 62 1

5.1 Modulatore passa basso del secondo ordine . . . 68 5.2 Modulatore passa banda del secondo ordine . . . 70 5.3 Modulatore passa banda del quarto ordine . . . 72

6 Conclusioni 82

Bibliografia 83

Introduzione

Il presente lavoro di tesi `e inserito all’interno di un progetto per la realizza-zione di un sistema di impedenziometria completo su singolo chip.

Sistemi tradizionali per la misura di impedenza richiedono la progettazione di circuiti complessi, composti da numerosi elementi discreti. Il vantaggio di una soluzione integrata `e evidente quando si devono elaborare piccoli segnali dove, un eccesso di rumore, tolleranza dei componenti, e drift di temperatura hanno un peso importante sull’accuratezza della misura.

La realizzazione di un convertitore compatto `e ideale per applicazioni sensori-stiche in diversi campi: industrial, automotive, strumentazione e applicazioni biomediche:

• analisi accurate e veloci di costituenti liquidi e campioni, sono di inte-resse primario nel campo della medicina e della ricerca biomedica

• electrochemical impedance spectroscopy (EIS) volta, ad esempio, alla valutazione della corrosione nelle tubazioni e nei containers

• electrical bioimpedence (EBI): analisi per il controllo della condizione fisica svolta con dispositivi indossabili dal paziente.

In generale, il DUT (sensore) viene stimolato con un segnale a frequenza nota generato all’interno del chip stesso; l’operazione di lettura `e svolta attraverso un amplificatore da strumentazione e un convertitore analogico-digitale Σ∆, oggetto di questa tesi.

Scopo del convertitore `e quello di portare l’informazione proveniente dal sen-sore nel dominio digitale e renderla adatta ad una successiva elaborazione.

La tesi `e strutturata come segue: dopo una breve introduzione sui convertitori analogico-digitale vengono descritti in dettaglio i modulatori Σ∆. Particola-re attenzione `e stata posta nella descrizione dei comportamenti non lineari che influenzano il processo di design e le performance del modulatore, con l’obiettivo di fornire al lettore gli strumenti necessari per valutare le scelte progettuali adottate durante l’implementazione circuitale.

Nel capitolo 4 viene descritto in dettaglio il convertitore realizzato e nel capitolo 5 vengono esposti i risultati delle simulazioni effettuate.

Convertitori analogico-digitale,

digitale-analogico

I convertitori, sia di tipo analogico-digitale che digitale-analogico, sono sud-divisibili in due principali categorie: convertitori Nyquist-rate e sovracam-pionati (Oversampled).

2.1

Convertitori Nyquist-rate

Per un segnale limitato in banda il teorema di Nyquist-Shannon fornisce una condizione sufficiente, in termini di frequenza di campionamento, per la ricostruzione del segnale campionato. I convertitori che lavorano con una frequenza di campionamento pari a quella di Nyquist, minima frequenza ri-chiesta dal teorema per una data banda del segnale, sono detti convertitori Nyquist-rate. In figura 2.1 ne `e mostrato il diagramma a blocchi[1].

Il segnale tempo continuo in ingresso al convertitore viene campionato con una frequenza idealmente costante fs = 1/Ts e poi quantizzato su un numero

Figura 2.1: schema a blocchi convertitore Nyquist Rate finito di livelli.

Dal punto di vista dell’analisi in frequenza, il processo di campionamento comporta la replica dello spettro del segnale a frequenze multiple di quella di campionamento.

Per evitare che queste repliche si sovrappongano (aliasing) `e necessario che il segnale sia limitato in banda e che la frequenza di campionamento sia maggiore di almeno due volte la banda del segnale ( fs ≥ 2fb ). In

usci-ta dal quantizzatore si ha la bit-stream: campioni digiusci-tali che, nel caso del convertitore Nyquist-rate, sono correlati ai campioni in ingresso in una cor-rispondenza uno-a-uno [2]. Infatti, fornendo una parola digitale contenente i bit b1,b2,b3...bN ad un DAC Nyquist-rate, idealmente la tensione analogica

in uscita sar`a [2]:

Vout = Vref(b12−1+ b22−2+ b32−3+ ... + bN2−N) (2.1)

indipendentemente dai valori delle parole precedenti.

In molti casi la linearit`a e l’accuratezza dei convertitori Nyquist-rate so-no determinate dal matching sui componenti analogici utilizzati nella loro realizzazione determinando un numero effettivo di bit ottenibili (ENOB) re-lativamente piccolo, circa 12 bit nel caso di layout estremamente accurati.

I convertitori Nyquist-rate sono solitamente classificati in base al conver-sion time ossia al numero di cicli di clock necessari per completare un sin-golo ciclo di conversione. Tra le varie tipologie, i convertitori di tipo Flash sono i pi`u veloci, in quanto richiedono un solo ciclo di clock per effettua-re la conversione[3] e sono utilizzati in applicazione in cui `e richiesta una elevata velocit`a di elaborazione[1]. Il segnale in ingresso in un N-bit Flash ADC `e confrontato, in un unico ciclo di clock, con tutti i possibili livelli di quantizzazione utilizzando 2N comparatori in parallelo. L’elevata velocit`a di conversione viene per`o pagata in termini di risoluzione, che risulta limitata dal matching su resistenze e capacit`a. Per un Flash ADC `e difficile superare 8 bit di risoluzione, per ottenere 10 bit si devono utilizzare tecniche di la-ser trimming e di calibrazione molto costose. Inoltre per ogni bit in pi`u di risoluzione raddoppia il matching sulle componenti analogiche e quasi dello stesso fattore l’area occupata e la potenza dissipata [3]. I limiti in termini di risoluzione del convertitore Flash possono essere superati utilizzando archi-tetture alternative, come il convertitore SAR e il Subranging Converter.

Figura 2.2: Schema convertitore SAR

accuratezza, e fornisce i bit uno alla volta, dal MSB al LSB, utilizzando un metodo ricorsivo. Il comparatore confronta l’ingresso analogico con l’uscita di un DAC che rappresenta la stima del campione precedente. Data la na-tura seriale dell’uscita le velocit`a che si possono raggiungere sono limitate a qualche mega-sample per secondo (Msps) mentre con il convertitore Flash si possono superare i giga-sample per secondo (Gsps).

La minor velocit`a consente per`o di ottenere risoluzioni maggiori, fino a 16 bit, e un consumo di potenza inferiore.

Quando sono richieste elevate risoluzioni ma `e necessario occupare un’area piccola si pu`o ricorrere a soluzioni multi-stadio come il convertitore subran-ging anche detto multistep o half-flash. Il numero di bit da convertire viene suddiviso in sotto gruppi che sono processati da un convertitore Flash a bassa risoluzione. Questa tecnica permette di ridurre il numero dei comparatori e riduce la complessit`a logica del sistema. Lo svantaggio `e una minore velocit`a di conversione perch´e il conversion cycle richiede due cicli di clock, inoltre le richieste sul matching non vengono rilassate. Nel primo ciclo, con un

con-Figura 2.3: Schema convertitore Half-Flash a 2N bit

vertitore Flash a N bit, vengono determinati i bit pi`u significativi (MSB). La codifica digitale viene poi riconvertita in analogico con un ADC e sottratta al segnale in ingresso. La differenza viene convertita da un secondo Flash a

N bit e fornisce in uscita i bit meno significativi (LSB).

In tutti i convertitori Nyquist-rate visti, oltre al problema del matching c’`e anche quello del progetto di un filtro anti-aliasing complesso. Infatti, dato che il segnale viene campionato ad una frequenza prossima a quella di Ny-quist, `e necessario che il filtro abbia un transizione di cut-off molto ripida. Tutti questi problemi possono essere superati utilizzando un convertitore Σ∆ che, attraverso un campionamento pi`u fitto nel tempo, ottiene un incremento nel numero di bit di risoluzione e mostra un comportamento meno soggetto ad errori di matching. Inoltre, l’utilizzo di una modulazione e demodulazione ad alta frequenza permette di usare filtri anti-alias meno ripidi.

2.2

Convertitori Sigma-Delta

I convertitori Σ∆ si basando su due principi: il sovracampionamento e il noise shaping.

Il sovracampionamento (oversampling) `e una tecnica che permette di miglio-rare la risoluzione ottenuta con i convertitori Nyquist-rate, campionando il segnale con un frequenza molto maggiore di quella di Nyquist; il ‘noise sha-ping’ consiste nel sagomare il cosiddetto rumore di quantizzazione (descritto nel seguito) in modo da ridurne il contributo in banda.

Il rapporto tra la frequenza di sampling e quella di Nyquist (due volte la banda del segnale) `e detto fattore di sovracampionamento (OSR):

OSR = fs 2fb

dove fs indica la frequenza di sampling e fb la banda del segnale. Il primo

effetto del sovracampionamento `e mostrato in figura 2.4: le repliche dello spettro del segnale sono tra loro pi`u distanziate e questo permette un filtrag-gio pi`u semplice, rilassando le specifiche sul filtro anti-aliasing.

Figura 2.4: DSP caso Nyquist-rate e oversampled

Per poter valutare quantitativamente l’effetto del sovracampionamento in termini di risoluzione `e necessario fare delle brevi considerazioni sul rumore di quantizzazione.

La conversione da analogico a digitale in linea di principio si realizza at-traverso due operazioni: campionamento e mappatura dell’ampiezza su un numero finito di valori consentiti.

La caratteristica tipica di un quantizzatore ideale `e quella mostrata in figura 2.5 dove y rappresenta l’ingresso, v l’uscita e la differenza tra due livelli adia-centi `e indicata con ∆. Per ogni valore dell’ingresso il quantizzatore fornisce in uscita il livello pi`u vicino. La differenza fra il valore in uscita al quantizza-tore e l’effettivo valore dell’ingresso pu`o essere convenientemente descritta in termini di errore di quantizzazione e: e[n] = v[n] − y[n]. Questo ci permette di scrivere l’uscita v[n] come la somma dell’ingresso y[n] e dell’errore e[n]. Il modello lineare (Additive white-noise), proposto da Bennet [4], assume che

Figura 2.5: Quantizzatore mid-rise [2]. l’errore di quantizzazione sia:

• statisticamente indipendente dalla sequenza in ingresso per qualsiasi valore di n;

• uniformemente distribuito tra [−∆/2, ∆/2]; • rumore casuale bianco.

In generale tali assunzioni non saranno mai completamente verificate, in quanto l’errore `e necessariamente correlato al segnale di ingresso. Tuttavia, nella maggior parte delle applicazioni pratiche, il modello lineare permette di descrivere con approssimazione accettabile il comportamento del modula-tore, fornendo dei validi criteri per il dimensionamento.

I convertitori Σ∆, come descritto dettagliatamente in seguito, agiscono sul segnale utile e sul rumore di quantizzazione con funzioni di trasferimento differenti. La N T F (funzione di trasferimento del rumore) definisce in quale misura viene ridotto il rumore di quantizzazione in banda, mentre la ST F identifica la funzione di trasferimento del segnale. Tali funzioni, che consen-tono di descrivere il comportamento del modulatore Σ∆ indipendentemente

dalla particolare topologia adottata, possono essere convenientemente rica-vate utilizzando il modello lineare del rumore di quantizzazione.

Widrow [5] ha dimostrato che il rumore risulta uniformemente distribuito e incorrelato all’ingresso se:

• il quantizzatore non subisce overload; • il segnale in ingresso `e casuale;

• la funzione caratteristica del segnale in ingresso `e limitata in banda. Condizioni meno stringenti sono state determinate da Sripad e Snyder [6], inoltre nel caso in cui non si riesca a soddisfare queste richieste `e possibi-le ricorrere all’utilizzo del dithering. Aggiungendo un opportuno segnapossibi-le in ingresso al quantizzatore si pu`o rendere l’errore uniformemente distribuito, bianco e statisticamente indipendente dall’ingresso [7].

Assumere valido il modello lineare additivo facilita il calcolo di alcune pro-priet`a del rumore di quantizzazione. Il valor medio `e µ = 0 e la potenza media risulta: σ2_e = 1 ∆ Z ∆/2 −∆/2 e2de = ∆ 2 12 (2.3)

La densit`a spettrale monolatera di potenza del rumore `e:

Se(f ) = 2σe2/fs (2.4)

Come si evince dall’equazione 2.4, l’utilizzo del sovracampionamento ha il vantaggio di ridistribuire l’errore di quantizzazione su un range di frequenze pi`u ampio e quindi ne riduce il contributo in banda utile. Poich´e, nel caso di modello linearizzato, la potenza media del rumore non cambia rispetto alla

conversione Nyquist-rate, la densit`a spettrale di potenza del rumore per un convertitore sovracampionato risulta:

Se(f ) = 2

σ2 e

2fbOSR

(2.5) Passando alla seconda tecnica per la riduzione del rumore di quantizzazione, l’applicazione del ‘noise shaping’ altera la potenza di rumore in banda, che risulta condizionata dalla N T F :

σ2_q = Z fb

0

|N T F (f )|2Se(f )df (2.6)

Infine, le tecniche di noise-shaping e di oversampling possono essere con-venientemente combinate per ottenere un ulteriore aumento di risoluzione. Infatti, unendo le equazioni (2.5) e (2.6) si ricava:

σ2_q = Z fs/(2·OSR) 0 |N T F (f )|22 σ 2 e 2fbOSR df (2.7)

La doppia riduzione della potenza di rumore in banda si traduce in un au-mento di risoluzione in termini di numero di bit equivalenti in uscita (ENOB) e di conseguenza in un aumento del rapporto segnale rumore (SNR), secondo la relazione:

SN R = 6.02EN OB + 1.76 (2.8)

In generale, `e possibile descrivere tutti i modulatori Σ∆ a singolo quan-tizzatore con il modello in figura 2.6. Si ricava:

N T F (x) = 1 1 − L1(z) (2.9) ST F (x) = L0(z) 1 − L1(z) (2.10)

Figura 2.6: Modello generale del modulatore [2].

La N T F `e determinata dal filtro L1che deve avere guadagno elevato in banda

in modo da attenuare il rumore di quantizzazione.

I poli di L1(z) sono gli zeri della NTF: la NTF e STF hanno gli stessi poli

(quelli di 1 − L1(z) = 0) a meno di non aver operato una cancellazione

polo-zero per mezzo della L0.

Una scelta tipica per la realizzazione dei filtri `e implementare G come un semplice ritardo (z−1) e adottare per H una derivata di ordine n ((1 − z−1)n), che rappresenta la pi`u semplice funzione di noise shaping.

La N T F e ST F risultano:

ST F (z) = z−1 (2.11)

N T F (z) = (1 − z−1)n (2.12) In base all’architettura pu`o essere pi`u o meno possibile specificare in modo indipendente la ST F che deve risultare piatta nella banda utile.

Graficando l’andamento della N T F (z) si pu`o notare che per alti valori di n la riduzione del rumore di quantizzazione alle basse frequenze `e pi`u effi-cace, mentre alle alte frequenze si ha un incremento del rumore. `E quindi necessario verificare che la banda utile del segnale di ingresso sia limitata

all’intervallo di frequenze in cui la potenza di rumore risulta ridotta.

Figura 2.7: Andamento N T F per N = 1, 2, 3 [2].

Si noti inoltre come al crescere di n, cresca l’amplificazione del rumore alle alte frequenze e di conseguenza l’ampiezza dei segnali in ingresso al quantizzatore[7], specialmente se a singolo bit.

Adottando il modello lineare del quantizzatore:

v = ky + e (2.13)

`e possibile dimostrare che l’aumento dell’ampiezza del segnale y, si traduce in una riduzione del guadagno di quantizzazione k. In conseguenza di questa diminuzione il modulatore pu`o diventare instabile, innescando delle oscilla-zioni indipendenti dal segnale di ingresso[7].

Il problema pu`o essere risolto introducendo dei poli nell’espressione della N T F (z):

N T F (z) = (1 − z

−1₎n

Figura 2.8: Effetto di D(z) sulla N T F [2].

Lo scopo del termine D(z) `e appiattire la risposta alle alte frequenze della NTF come mostrato in figura 2.8. D(z) viene determinata in modo tale che la N T F abbia una risposta in frequenza di tipo Butterworth (massimamente piatta nella banda passante) e in modo da soddisfare la condizione di Lee per la stabilit`a del modulatore max|N T F (ω)| < 2[8].

Anche gli zeri della N T F possono essere spostati in modo da ottimizzare la sagomatura del rumore in banda.

Nella configurazione (1 − z−1)n _{tutti gli zeri sono in z = 1, distribuendoli si}

riduce il rumore in banda mentre avvicinandoli allo zero si riduce il guadagno della N T F alle alte frequenze migliorando la stabilit`a del modulatore. La scelta degli zeri e dei poli ottimali per una specifica applicazione `e un’ope-razione iterativa molto spesso implementata in un linguaggio ad alto livello (e.g. synthesizeNFT Sigma-delta Toolbox [9]).

2.2.1

Modulatore del primo ordine

Lo schema a blocchi di un modulatore Σ∆ del primo ordine `e mostrato in figura 2.9. L’integratore riceve in ingresso la differenza tra il campione

Figura 2.9: Modulatore ∆Σ del primo ordine: (a) schema a blocchi; (b) modello lineare nel dominio z[2].

del segnale di ingresso e l’uscita del DAC. Nelle condizioni in cui il rumore di quantizzazione pu`o essere considerato bianco, il quantizzatore pu`o essere sostituito con il modello semplificato come in figura 2.9b.

L’integratore `e rappresentato con il corrispondente modello di integratore ritardante nel dominio z (H(z) = _z−11 ).

Analizzando il modulatore nel dominio z otteniamo: V (z) = 1 z − 1[U (z) − V (z)] + E(z) V (z)  1 + 1 z − 1  =U (z) z − 1+ E(z) V (z) =U (z)z−1+ E(z)(1 − z−1) V (z) =U (z)ST F (z) + E(z)N T F (z) (2.15)

Quindi l’uscita del modulatore `e composta dal segnale d’ingresso ritardato di un ciclo di clock (z−1) e dal rumore di quantizzazione condizionato da un

filtro passa alto del primo ordine (1 − z−1).

Le prestazioni del modulatore Σ∆ sono determinate principalmente dalla N T F in quanto la ST F risulta, come in questo caso, sempre unitaria in banda.

L’azione filtrante della N T F `e pi`u evidente se il suo andamento `e riportato nel dominio della frequenza.

Andando a sostituire z → ej2πf Ts _{si ottiene:}

|N T F (f )|2 _{= |1 − e}−j2πf Ts_|2 _{= |2 sin (πf T}

s)|2 (2.16)

Quindi la risposta in frequenza della N T F `e di tipo passa-alto: si ha uno zero in continua che permette la cancellazione del rumore di quantizzazione e ad alte frequenze, ormai fuori banda per un sistema ben dimensionato, si ha un’amplificazione pari a 4.

Figura 2.10: Andamento N T F del modulatore del primo ordine (2.16)[2]. La potenza di rumore in banda risulta:

σ_q2 = Z fs/(2OSR) 0 |2 sin(πf Ts)|2Se(f )df = π2 9(OSR)3 (2.17)

dove nell’ultimo passaggio `e stato usata l’approssimazione sin (πf Ts) ' πf Ts,

valida in quanto f  fs in tutta la banda del segnale.

Se in ingresso abbiamo un segnale sinusoidale con ampiezza di picco M , dato che la ST F `e unitaria la potenza del segnale in uscita risulta σ2

u = M2/2.

Quindi possiamo determinare il rapporto segnale rumore (SNR): SN R = σ 2 u σ2 e = 9M 2_(OSR)3 2π2 (2.18)

Per ogni raddoppio del OSR, il SNR aumenta di 10 log 8 = 9dB e quindi la risoluzione migliora di 1.5 bit.

In generale il massimo valore teorico di SNR ottenibile dipende dall’ordine L del modulatore secondo la seguente relazione:

SN R = M 2 2 (2L + 1)(OSR)2L+1 π2L_σ2 e (2.19) Quindi raddoppiando il OSR si ha un aumento di risoluzione pari a L+0.5 bit.

Aumentando l’ordine del modulatore si effettua una sagomatura del rumore pi`u forte in quanto la N T F diventa del tipo (1 − z−1)L<sub>. La complessit`a del</sub>

sistema di fatto aumenta e con valori di L elevati bisogna prestare attenzione alla stabilit`a del modulatore (in termini di max(|N T F (∞)|) < 2[2]).

Il comportamento effettivo del modulatore Σ∆ non pu`o essere descritto com-pletamente dalla sola analisi matematica del sistema linearizzato nel dominio z, in cui non sono considerati i comportamenti reali dei blocchi che compon-gono il modulatore e gli effetti delle non linearit`a. La valutazione di questi aspetti `e di fondamentale importanza nella realizzazione pratica [10].

Figura 2.11: Andamento SNR in funzione del OSR con N ordine modulatore[2].

L’integratore ad esempio, viene realizzato con un amplificatore operazionale, quindi `e necessario determinare come le caratteristiche elettriche dell’ampli-ficatore influenzano le performance del modulatore.

Le non idealit`a pi`u importanti da considerare sono [10]:

• Offset dell’op-amp

• Guadagno finito in DC dell’op-amp

• Banda finita dell’op-amp

Offset

L’offset pu`o essere descritto come un generatore di tensione in ingresso. L’offset del primo integratore `e sommato al segnale in ingresso e quindi pas-sa invariato in uscita. Per quanto riguarda l’offset del secondo operazionale, viene riportato in ingresso diviso per la funzione di trasferimento del primo blocco che, nella configurazione pi`u semplice, risulta del tipo (1 − z−1)/k, do-ve k `e il guadagno dell’integratore. Data la caratteristica di tipo passa alto il contributo di offset del secondo stadio viene cancellato cos`ı come quello di eventuali altri stadi.

L’offset del DAC ha lo stesso effetto in uscita di quello del primo integrato-re, mentre quello del quantizzatore non limita il comportamento in DC del modulatore perch´e viene sagomato al pari dell’errore di quantizzazione.

Guadagno finito dell’op-amp

Il guadagno finito in continua dell’operazionale riduce la sagomatura del ru-more in DC [2] [11].

Per valutare il suo effetto sulla N T F facciamo riferimento allo schema in figura 2.12 che mostra una tipica implementazione dell’integratore tempo di-screto.

`

E possibile dimostrare che: CIVout(φ2)  1 + 1 A0  = CIVout(φ1)  1 + 1 A0  − CS  Vout(φ2) A0 − U (φ1)  (2.20) Passando nel dominio z:

Vout(1 − z−1)  1 + 1 A0  = −CS CI  Vout A0 − U z−1  (2.21)

Figura 2.12: Integratore tempo discreto [10]. portando avanti i calcoli:

Vout U = CS CI A0 (1 + A0+ CS/CI) z−1 1 − z−1 A0+1 (1+A0+CS/CI) (2.22) L’effetto del guadagno finito `e quindi l’introduzione di un errore di guadagno pari a A0/(1 + A0 + CS/CI) e uno shift dei poli da z = 1 a punti interni al

cerchio unitario zp = (A0+ 1)/(1 + A0+ CS/CI).

Di conseguenza la N T F risulta [10](con A0  1 e CS = CI):

N T F (z) = 1 − p · z−1 (2.23) con p ' 1 − 1/A0.

Il modulo della N T F non `e pi`u nullo in DC e quindi il modulatore del primo ordine perde la caratteristica di avere precisione infinita per i segnali in con-tinua [11]. In generale, l’influenza sulla N T F interessa solo frequenze minori di quella di corner fc, prima della quale la NTF diventa costante, poich´e

per bande maggiori il riempimento del notch in DC non penalizza molto il SNR [10].

In figura 2.13 `e mostrato l’andamento della N T F di un modulatore del se-condo ordine per tre diversi valori di A0.

La fc `e tale che [10]: 1 + A0 2 + A0 e−2πfcTs _{= 1} 2πfcTs= ln  1 − 1 A0+ 2  fc= fs 2πln  1 − 1 A0+ 2  ' fs 2π(A0+ 2) (2.24)

Il guadagno finito dell’integratore non influenza il SNR se fB fc, otteniamo

la condizione [10]:

OSR  π(A0+ 2) (2.25)

Stimolando il modulatore del primo ordine con un piccolo segnale costante possiamo osservare un altro fenomeno legato al guadagno finito dell’operazio-nale: la dead zone. Per un range di valori a cavallo dello zero il modulatore non risponde a piccole variazioni dell’ingresso[2].

Figura 2.14: Dead zone per il modulatore del primo ordine [2].

Considerando l’equazione ricorsiva non lineare del modulatore `e facile dimo-strare che:

y(n) = py(n − 1) + u − sgn(y(n − 1)) (2.26) dalla quale si pu`o ricavare la seguente formula generale [2]:

y(k) = k−1 X i=0 piu + (−1)k k−1 X i=0 (−p)i (2.27)

facendo tendere k → ∞ si determina l’ampiezza della dead zone u 1 − p > 1 1 + p u > 1 − p 1 + p = 1/A0 2 − 1/A0 = 1 2A0 (2.28)

In conclusione un segnale in ingresso |u| < 1/2A0 non avr`a effetto

sull’usci-ta. Il fenomeno della dead zone `e presente anche nei modulatori di ordine superiore, in questi per`o la sua ampiezza `e molto piccola dato che dipen-de dall’amplificazione di tutti gli stadi. Infatti, nel modulatore dipen-del secondo ordine la dead zone si verifica per ingressi |u| < 0.75/A2₀.

Banda finita dell’op-amp

Nell’implementazione tempo discreto dell’integratore con la tecnica switched-capacitor, una risposta lenta dell’amplificatore comporta un errore nel tra-sferimento di carica tra le capacit`a. L’impatto di questo errore in uscita aumenta al crescere della frequenza di campionamento.

La progettazione di un amplificatore a banda larga `e per`o in contrasto con le specifiche sul basso consumo, `e necessario quindi modellare correttamente questo fenomeno al fine di ottenere un design efficiente.

L’amplificatore operazionale utilizzato per realizzare l’integratore ha una ri-sposta in frequenza di tipo polo dominante. Il modulo presenta una pendenza di 20dB/dec fino a quando il guadagno diventa minore di 0dB. Gli altri poli, detti poli non dominanti, si trovano a frequenze maggiori di quella a guada-gno unitario.

Se l’influenza dei poli non dominanti `e trascurabile e il guadagno dell’opera-zionale A0 `e elevato, la risposta al gradino `e di tipo esponenziale:

Vout(t) = ∆Vout(1 − etβ/τ) (2.29)

con β = CI

(CS+CI), facendo riferimento allo schema in figura 2.12.

raggiunge lo stato stabile e si commette un errore pari a:

εBW = ∆Voute−TSβ/(2τ ) (2.30)

che `e proporzionale al segnale in ingresso e quindi pu`o causare instabilit`a. La banda finita dell’operazionale comporta per l’integratore un errore di gua-dagno proporzionale alla costante di tempo determinata dai suoi elementi passivi.

Slew-rate dell’op-amp

In una struttura switched-capacitor la carica iniettata in ingresso pu`o man-dare in slew-rate l’operazionale. La durata di questo periodo tslew deve essere

inferiore a TS/2 per garantire il corretto funzionamento dell’integratore.

Nel-la fase restante, detta fase di settling, l’uscita raggiunge il valore finale con andamento esponenziale.

L’uscita sar`a data dalla combinazione lineare di una rampa e di un esponen-ziale, facendo riferimento alla figura 2.15:

Vout(t) = vin(0−) + ∆V · e−t/τ, t > tslew (2.31) ∆V = SR · τ ; tslew = ∆Vin(0) SR − τ (2.32) con τ = 1/(2πβfT) (2.33)

Al tempo tslew l’uscita vale ∆Vout= SR · τ ed evolve esponenzialmente per il

tempo restante T − tslew. L’errore in uscita all’istante T risulta:

Figura 2.15: Risposta al gradino [10].

Maggiore `e la fase di slewing minore sar`a quella di settling, l’integratore non andr`a a regime e l’uscita ne risulta distorta.

A differenza degli errori dovuti al guadagno finito e alla banda finita quelli causati dallo slew-rate hanno effetti non lineari sulle performance del modu-latore: generano distorsioni e aumentano il fondo di rumore.

L’errore dovuto allo slewing dell’operazionale viene filtrato dal N T F ; risulta evidente che in un modulatore del secondo ordine le specifiche sullo slew-rate del secondo integratore siano pi`u rilassate rispetto a quelle del primo.

Cicli limite

Una caratteristica tipica del modulatore del primo ordine `e quella di avere in uscita dei toni dipendenti dal segnale d’ingresso.

Questo fenomeno `e particolarmente evidente quando in ingresso al modula-tore viene fornito un segnale costante. `E possibile dimostrare che la risposta di un modulatore del primo ordine ad un segnale costante, consiste in un segnale PDM (pulse density modulation) con andamento periodico o quasi

periodico, il cui valor medio, su un intervallo di tempo infinito, coincide esat-tamente con il valore del segnale costante di ingresso. Se i toni dovuti alle periodicit`a o quasi periodicit`a sono esterni alla banda del segnale, possono essere facilmente rimossi da un filtraggio digitale. Se invece cadono all’in-terno della banda di interesse o, nel caso di applicazioni audio, si trovano a frequenze nel campo udibile, rappresentano un problema importante che deve essere attentamente affrontato in fase di progettazione[2].

La dipendenza di questi toni dal segnale in ingresso `e valutabile analitica-mente: considerando in ingresso un numero razionale u = a/b, con a e b dispari, il segnale in uscita avr`a periodo pari a m; se a e b sono pari il ciclo limite ha periodo 2m.

Oltre ai segnali continui, anche i segnali lentamente variabili possono gene-rare cicli limite, con buona probabilit`a che alcune componenti armoniche dei toni ricadano nella banda del segnale, anche se il modulatore ha un elevato fattore di sovracampionamento[2]. Il problema pu`o essere parzialmente risol-to utilizzando il dithering, una tecnica che consiste nel sommare al segnale di ingresso del modulatore del rumore bianco.

Nei modulatori di ordine superiore al primo i cicli limite non si verificano grazie alla caoticit`a interna del modulatore stesso.

2.2.2

Modulatore del secondo ordine

In figura 2.16 `e mostrato lo schema a blocchi del modulatore del secondo ordine realizzato con integratori ritardanti. Il modo pi`u semplice per otte-nerlo `e sostituire al quantizzatore del MOD1 un altro modulatore del primo

ordine.

Dall’analisi nel dominio z si ricava:

V (z) = z−2U (z) + (1 − z−1)2E(z) (2.35) La ST F `e unitaria mentre la N T F = (1 − z−1)2 effettua una sagomatura del rumore pi`u spinta rispetto al primo ordine.

La figura 2.7 mostra che la NTF del MOD2 ha una pendenza di 40dB/dec e in continua riduce maggiormente il rumore rispetto al modulatore del primo ordine. Per contro si ha una maggiore amplificazione del rumore alle alte frequenze.

Figura 2.16: Modulatore secondo ordine [2].

Il vantaggio di una migliore eliminazione del rumore di quantizzazione si traduce in un maggiore SNR. Infatti, secondo la (2.19) si ricava che:

SN R = 15M

2_(OSR)5

2π4 (2.36)

Il SNR varia come la quinta potenza del OSR e quindi per un raddoppio del OSR si ha un aumento di risoluzione di 2.5 bit.

Sembra evidente che all’aumentare dell’ordine del modulatore si abbia un netto miglioramento delle performance del convertitore. In realt`a una sago-matura del rumore troppo spinta fa sorgere problemi di stabilit`a. Tant’`e che

nei dispositivi commerciali si utilizzano prevalentemente strutture in cascata con modulatori del secondo, massimo terzo ordine [7].

Il MOD2 infatti `e caratterizzato da una innata stabilit`a, come il MOD1 [2], ed errori nei coefficienti del filtro del loop si traducono in shift trascurabili dei poli e degli zeri che non rendono instabile il convertitore [2].

La simulazione del MOD2 consente di osservare alcune non linearit`a tipiche del convertitore Σ∆ singolo bit, come quella legata al guadagno del quantiz-zatore.

Il guadagno del quantizzatore (k) `e determinato dal rapporto tra l’ampiezza dello step e la distanza tra due soglie adiacenti. Nel caso a singolo bit `e presente una sola soglia e quindi il guadagno risulta indeterminato[2]. Se sono note le statistiche sul segnale in ingresso al quantizzatore, il valo-re ottimo di k risulta quello che permette di minimizzavalo-re la potenza media dell’errore[7]:

k = E[|y|]

E[y2_] (2.37)

Il valore reale di k va determinato attraverso simulazioni in quanto dipende dal segnale in ingresso al quantizzatore (y).

Questo fenomeno risulta evidente quando si va a confrontare lo spettro ot-tenuto dalla simulazione del convertitore con l’andamento ideale che presup-pone un guadagno unitario.

Un valore di k 6= 1 modifica infatti la N T F secondo [2]: N T Fk(z) =

N T F1(k)

k + (1 − k)N T F1(k)

Il flusso di design del modulatore consiste nel determinare la N T F consona alla applicazione, mappandola successivamente in una delle possibili archi-tetture; le pi`u diffuse sono [2]: Cascade of Integrators Feed-Forward (CIFF) e Cascade of Integrators Feed-Back (CIFB).

Figura 2.17: Architetture per il modulatore del secondo ordine: (a) CIFB; (b) CIFF.

In figura 2.17 sono riportati gli schemi per un modulatore del secondo ordi-ne [2]. Nella topologia CIFB il segnale d’uscita vieordi-ne riportato all’ingresso di ogni integratore scalato secondo i coefficienti ai. I coefficienti bi sono

utiliz-zati per riportare il segnale di ingresso u all’interno del loop del modulatore. Svolgendo l’analisi nel dominio z risulta evidente che i valori di ai

coefficienti bi che quindi vanno scelti in modo tale da ottenere una funzione

di trasferimento unitaria. A differenza degli ai che devono essere tutti diversi

da zero, `e possibile scegliere bi tutti nulli ad esclusione di b1, semplificando

notevolmente il circuito e ottenendo una ST F unitaria in banda.

All’ingresso del primo integratore si ha la differenza tra il segnale in ingresso e l’uscita. Poich´e il modulatore, nel suo complesso, replica in uscita il conte-nuto frequenziale del segnale in ingresso, in prima approssimazione, il segnale in ingresso agli integratori non dovrebbe contenere il segnale utile e gli inte-gratori dovrebbero operare solo sull’errore. In realt`a, il ritardo dovuto alla STF fa s`ı che oltre al rumore arrivi al primo integratore anche una versione filtrata passa-alto del segnale di ingresso, che potrebbero forzare l’op-amp in slew-rate[12]. Queste e altre non linearit`a degli amplificatori (e.g. guadagno finito in DC, banda limitata) possono causare la nascita componenti armo-niche indesiderate.

Per OSR elevati, la sagomatura introdotta dalla N T F `e solitamente sufficien-te per eliminare gli effetti delle non idealit`a[12]. In caso contrario, i problemi legati alle non linearit`a dell’operazionale possono essere risolti utilizzando l’architettura cascade feed-forward[12].

La struttura CIFF permette di ottenere la stessa N T F della CIFB, col van-taggio di poter efficacemente eliminare dal loop del modulatore il segnale utile, operando un’attenta scelta dei coefficienti: b2, .., bN nulli e b1 = bN +1=

1[2]. A livello pratico questa cancellazione non sar`a perfetta (un’analisi in frequenza delle uscite degli integratori mostra ancora componenti dovute al segnale d’ingresso) ma risulta pi`u che accettabile in quanto il fondo di rumore

risulta ridotto[13].

Ci`o permette di rilassare le specifiche analogiche dell’operazionale e ne con-sente l’impiego in applicazioni low-power dove il fattore OSR `e ridotto ma si richiede un elevato SN DR (signal-to-noise-plus-distorsion ratio) [13]. Questa topologia ha per`o due svantaggi: il timing del DAC `e delicato ed `e necessario utilizzare un ulteriore operazionale come sommatore. Una possi-bile soluzione ad entrambi i problemi `e fornita in [13].

In figura 2.18 viene riportato un esempio di realizzazione di modulatore Σ∆ passa basso del secondo ordine con la tecnica switched-capacitor.

In entrambe le architetture `e possibile spostare gli zeri della N T F a frequen-ze non nulle agendo sui coefficienti gi.

2.2.3

Modulatore passa banda

Con lo sviluppo dei moderni sistemi di telecomunicazione wireless, uno dei maggiori trend nella ricerca dei ricevitori radio `e stata quella della digitalizza-zione dei segnali a frequenza intermedia (IF)[14]. L’elaboradigitalizza-zione dei segnali nel dominio digitale `e pi`u flessibile e meno soggetta a non idealit`a, permet-te quindi di rimuovere in modo efficienpermet-te imperfezioni del circuito analogico come il rumore flicker e l’offset.

Un ricevitore a conversione IF `e mostrato in figura 2.19. Il modulatore Σ∆ passa banda `e una scelta obbligata in questa architettura grazie alla sua alta risoluzione per segnali poco variabili ed alla elevata robustezza ai disturbi analogici.

Figura 2.19: Schema a blocchi ricevitore digitale IF[14]

L’implementazione del modulatore passa banda `e comune a quella vista per la tipologia passa basso. Tutte le considerazioni fatte sulla N T F e ST F continuano ad essere valide, con la differenza che la sagomatura del rumore presenta un minimo intorno ad una frequenza f0, anzich´e in DC.

Il modulatore passa banda si pu`o ottenere spostando i poli di un passa basso da z = 1 a punti complessi coniugati sul cerchio di raggio unitario. La nuova N T F si ottiene effettuando quella che `e detta pseudo N-Path transformation: nella N T F originale si sostituisce z−1 → −z−N_.

Figura 2.20: Pseudo N-path trasformation: (a) Lowpass, (b) Bandpass.[2] frequenza centrale pari a f0 = fs/4. In questo caso anche l’implementazione

circuitale `e molto semplice, in quanto il modulatore pu`o essere realizzato con un unico operazionale, conservando il segnale in capacit`a di storage per un periodo di clock.

Se invece si vuole ottenere una frequenza centrale f0 qualsiasi si pu`o ricorrere

alle architetture viste per il passa basso (CIFB, CIFF) e realizzare il filtro con una scelta accurata dei coefficienti.

Cenni alla stabilit`

a

I modelli lineari del modulatore indicano che la sua stabilit`a `e determina-ta solo dal guadagno del filtro L1(z) che, a sua volta, `e determinato dalla

N T F . Queste teorie non tengono conto delle non linearit`a del quantizzatore e quindi, dato che non esiste una teoria valida per la stabilit`a [7] `e necessario ricorrere all’uso di simulazioni per caratterizzare completamente il compor-tamento del sistema [2].

`

an-che a diversa frequenza.

La complessit`a dei sistemi non ne permette un’analisi precisa, vengono uti-lizzate tecniche empiriche e/o approssimate per spiegarne il comportamen-to [15].

Il modello lineare per l’errore di quantizzazione si mostra inadeguato per lo studio della stabilit`a, si ricorre quindi ad un altro modello lineare che tiene conto del guadagno del quantizzatore k [7]. In un ADC a singolo bit il va-lore di k non influenza il comportamento del quantizzatore che rileva solo il segno dell’ingresso. La N T F come gi`a visto viene modificata da un valore di k 6= 1.

Lo studio della stabilit`a `e svolto andando a determinare i valori di k che rendono instabile il sistema spostando i poli della N T F fuori dal cerchio di raggio unitario.

Figura 2.21: Modello lineare con guadagno di quantizzazione

Il valore di k ottimo `e quello che minimizza l’errore di quantizzazione e, di-pendendo dal segnale, deve essere determinato con simulazioni.

Una regola molto diffusa[7], proposta da Lee in [8], considera stabile un modulatore con max|N T F (ejω)| < 2. L’idea alla base `e che la N T F pu`o

rendere instabile il modulatore se il valore di amplificazione fuori banda `e elevato.

Una tecnica pi`u complessa per la modellizzazione di un convertitore Σ∆ a singolo bit `e stata proposta da Ardalan e Paulos in [16]. Consiste nel conside-rare due loop separati per il segnale e per il rumore, con guadagno equivalente diverso ma dipendente dal segnale in ingresso al modulatore. I valori ottenuti utilizzando questo modello sono quelli che pi`u si avvicinano ai risultati delle simulazioni[7].

In pratica un modello, anche se molto elaborato, non permette di verificare a priori la stabilit`a del modulatore; sono necessarie simulazioni transitorie svolte con modelli reali che tengono conto dei comportamenti non ideali dei componenti attivi e passivi che costituiscono il convertitore[7].

Tool di simulazione per

modulatori

I modulatori Σ∆ sono sistemi profondamente non lineari, di conseguenza le simulazioni volte alla caratterizzazione delle loro performance devono essere svolte nel dominio del tempo. A causa del sovracampionamento questo si traduce in un elevato tempo di simulazione (centinaia, migliaia di cicli di clock) e l’uso di simulatori circuitali come SPICE richiede molte risorse. Per risolvere questo problema sono state sviluppate diverse tipologie di simu-latori dedicati ai convertitori Σ∆ che forniscono un modello comportamentale meno accurato rispetto al modello transistor-level, ma certamente pi`u veloce da simulare.

L’accuratezza del modello, determinata dalla precisione delle equazioni che descrivono l’effettivo comportamento di ciascun blocco, `e di fondamentale importanza per lo studio della stabilit`a e per la valutazione delle performan-ce reali.

MATLAB) utilizzati nella progettazione del convertitore ADC oggetto della tesi:

• Delta-Sigma Toolbox [9] • Simsides [17]

3.1

Delta-Sigma Toolbox

Questo toolbox, realizzato da Schreier e Temes, viene presentato nel libro ‘Understanding Delta-Sigma Data Converters’ come fondamentale strumen-to di design dei convertistrumen-tori Σ∆.

Raccoglie circa un centinaio di funzioni per sintesi e simulazioni in ambiente Matlab.

Il modulatore viene realizzato secondo il modello generale (vedi figura 2.6) e quindi la sua analisi `e svolta nel dominio z.

Il tool permette di sintetizzare la N T F in modo semplice e di ottimizarla secondo le specifiche di una qualsiasi applicazione e permette la simulazio-ne di un intero modulatore a singolo quantizzatore. Sono disponibili anche molte funzioni volte a facilitare la rappresentazione grafica dei segnali e delle prestazioni (SNR, DR) del modulatore cos`ı come la possibilit`a di mappare la N T F su una specifica architettura (CIFB, CRFB, ecc.) e quindi rappresenta un importante punto di partenza per la realizzazione pratica.

Nel lavoro di preparazione della tesi questo toolbox `e stato utilizzato nelle fasi di studio delle possibili scelte architetturali, per la sintesi e ottimizzazio-ne della N T F e come termiottimizzazio-ne di confronto per il modulatore reale.

3.2

Simsides

Simsides (SIMulink-based SIgma-DElta Simulator) `e un tool implementato in MATLAB/SIMULINK che fornisce i modelli comportamentali dei blocchi necessari all’implementazione dei convertitori Σ∆.

I blocchi a disposizione (integratori, quantizzatori, risonatori, DAC, ADC, ecc) permettono di realizzare qualsiasi architettura sia tempo continuo (CT) che tempo discreto (DT) e sono divisi in due categorie principali:

• ideali : realizzati con funzioni nel dominio z

• reali : modelli comportamentali integrati nell’ambiente SIMULINK con funzioni C-Mex

La sostanziale differenza di questo tool rispetto al Delta-Sigma Toolbox `e proprio la presenza di blocchi reali che modellano gli errori pi`u critici lega-ti alla realizzazione circuitale del converlega-titore. Nella simulazione `e infatti possibile tenere in considerazione alcuni parametri che influenzano le presta-zioni del modulatore: guadagno finito degli operazionali, slew-rate, rumore dei dispositivi, offset del quantizzatore, non linearit`a delle capacit`a, dinamic-range.

Questi modelli sono stati sviluppati e verificati con simulazioni a livello circui-tale e con misure su prototipi in silicio, inoltre l’utilizzo del C-Mex permette di ridurre drasticamente il peso computazionale e il tempo di elaborazio-ne [18]. Simsides `e stato utilizzato per la realizzazione di un modello SIMU-LINK del modulatore implementato, ed `e stato caratterizzato con i parametri ottenuti dalla simulazione circuitale dei singoli blocchi, effettuate

La soluzione proposta

Il pi`u semplice sistema per impedenziometria `e composto da un generatore di segnali e da un sistema di lettura.

L’impedenza complessa che si vuole leggere viene stimolata con un segnale in tensione/corrente a frequenza nota, la tensione/corrente che ne risulta viene elaborata da un sistema di acquisizione dati e ne vengono calcolate la componente in fase(I) e in quadratura(Q).

Il modulo e la fase dell’impedenza posso essere facilmente determinati come: M odulo =pI2_{+ Q}2

F ase = tan−1 Q I



Le tipologie di sistemi per impedenziometria si differenziano in base al-la realizzazione del blocco di lettura[19]. In letteratura e nei dispositivi commerciali si rilevano due principali implementazioni.

• il segnale letto viene demodulato nel dominio analogico e poi convertito in digitale per mezzo di un ADC Nyquist-rate;

• il segnale letto viene trasferito nel dominio digitale da un ADC Nyquist-rate, demodulato in banda base ed elaborato per mezzo di un DSP; In questo lavoro di tesi si `e fatto riferimento a un’implementazione origina-le, in cui il segnale `e direttamente convertito da un ADC Σ∆, che effettua operazioni di demodulazione e filtraggio. Obiettivo del lavoro `e valutare i

Figura 4.1: Schema a blocchi dei sistemi di impedenziometria.

vantaggi dell’utilizzo di un modulatore Σ∆ in questo campo di applicazione. Infatti, sfruttando le propriet`a del sovracampionamento e del ‘noise shaping’ si vuole realizzare un sistema semplice a livello circuitale, e capace di eli-minare il rumore flicker e l’offset introdotti da tutta la catena analogica di acquisizione, sfruttando la demodulazione e il filtraggio digitali.

Descrizione del sistema

In figura 4.2 `e mostrato lo schema a blocchi del sistema di impedenziometria proposto. Possiamo individuare tre sezioni:

• generatore di stimoli : a partire dal master clock genera segnali sinusoi-dali la cui frequenza `e selezionabile digitalmente

• data acquisition system: amplifica il segnale in ingresso per mezzo di un amplificatore da strumentazione e lo fornisce al ADC Σ∆

• interfaccia di comunicazione: gestisce la comunicazione seriale del si-stema (ad esempio: I2C).

Figura 4.2: Schema a blocchi del sistema proposto.

Oggetto di questo lavoro di tesi `e stato la progettazione del modulatore Σ∆ per la conversione analogico-digitale del segnale ottenuto dall’operazione di lettura.

Per caratterizzare un’impedenza del tipo Z(ω), l’operazione di lettura `e svol-ta andando a stimolare l’impedenza con segnali in un range di frequenze esteso da pochi Hz fino a centinaia di kHz. Ad esempio, per applicazioni di Bioelectrical Impedance Analysis (BIA) i segnali di stimolo variano da 1kHz a 500kHz [20].

Il sistema di acquisizione deve essere quindi in grado di interfacciarsi con segnali a frequenza variabile. Questo ha indirizzato la scelta della tipologia

verso un modulatore passa banda, dato che presenta un’alta risoluzione per segnali a banda stretta ed `e robusto nei confronti di disturbi analogici [2]. La frequenza centrale del modulatore non dovr`a essere fissa ma selezionabile attraverso la rete digitale e dovr`a accordarsi a quella del segnale di stimolo. Il matching tra queste due frequenze `e ottimo in questo tipo di realizzazione in quanto entrambe sono ottenute a partire dal clock di sistema.

Per quanto visto nella sezione 2.2.3 l’accordabilit`a della frequenza f0 del

modulatore Σ∆ pu`o essere ottenuta attraverso la scelta dei coefficienti ca-ratteristici dell’architettura feed-back o feed-forward. A livello teorico non ci sono motivi per preferire un’architettura all’altra in quanto hanno entrambe le stesse funzionalit`a e prestazioni. Dal punto di vista realizzativo invece, l’architettura feed-forward presenta due vantaggi importanti:

• occupazione d’area ridotta: il numero di coefficienti che devono essere cambiati per ogni valore di frequenza `e minore rispetto al caso feed-back. Nell’implementazione switched-capacitor del modulatore un coef-ficiente si realizza con una capacit`a [2], di conseguenza dover utilizzare meno valori di capacit`a si traduce in un’occupazione di area minore e anche in una rete digitale di controllo pi`u semplice;

• specifiche rilassate sull’amplificatore: la presenza dei cammini di feed-forward ha il notevole vantaggio di eliminare dal loop il segnale d’ingres-so [12]. Le specifiche sulle performance degli operazionali vengono ri-lassate permettendo l’utilizzo del modulatore in applicazioni low-power.

D’altra parte questa scelta comporta lo svantaggio della presenza di un som-matore all’ingresso del quantizzatore e di un vincolo temporale sul cammino

di retroazione. In [13] sono presentate soluzioni ad entrambi i problemi ma, nel progetto di questo modulatore, l’applicazione di tecniche che consentono di evitare l’uso di un sommatore sono state lasciate a futuri sviluppi.

Definita l’architettura `e necessario valutare l’ordine del modulatore.

In questa fase `e utile riprendere il grafico in figura 2.11 che mostra l’anda-mento del rapporto segnale rumore(SNR) in funzione del fattore di sovra-campionamento (OSR) e dell’ordine del modulatore(N). `E importante anche sottolineare che gli andamenti raffigurati si riferiscono ad un modulatore passa basso a singolo bit. Questo infatti `e un altro importante vincolo pro-gettuale in quanto in alcuni casi pu`o limitare le prestazioni del sistema in termini di stabilit`a [21]. In questo progetto `e stato adottato un modulatore a singolo bit per semplicit`a di implementazione: il quantizzatore risulta un semplice comparatore e il convertitore DAC risulta perfettamente lineare, in quanto composto da soli switch[2].

Dagli andamenti in figura si pu`o facilmente determinare che per ottenere un SNR di 100 dB (16 bit di risoluzione) `e sufficiente un modulatore del secondo ordine con OSR circa 200. Per garantire un certo margine di sicurezza nella progettazione `e stato scelto un SNR di 130dB con un OSR di 1024. A livello teorico tale specifica `e perfettamente compatibile con l’applicazione in cui `e inserito il modulatore, in quanto il notch della N T F cancella efficacemente il rumore di quantizzazione all’interno della stretta banda del segnale. In applicazioni con segnali a banda larga un elevato SNR richiederebbe invece attente scelte progettuali gi`a nella descrizione ad alto livello, mediante pro-cedimenti iterativi di ottimizzazione della N T F .

Figura 4.3: Modello a blocchi del modulatore quarto ordine passa banda CRFF.

La scelta dell’ordine e del OSR definiscono la N T F e in particolare stabilisco-no quale andamento debba assumere la sagomatura del rumore per ottenere il SNR voluto. Dato che il modulatore `e di tipo passa banda, per avere una sagomatura del rumore del secondo ordine (40 dB/dec) `e necessario utilizzare un modulatore passa banda del quarto ordine [10].

L’architettura del modulatore risulta completamente definita; in figura 4.3 ne `e riportato il modello a blocchi nel dominio z.

4.1

Blocchi realizzati

Nel progetto del modulatore prima descritto `e stato necessario sviluppare i seguenti blocchi principali del modulatore: amplificatore, comparatore e rete digitale nonch´e i blocchi ausiliari come il generatore di clock a due fasi, gli interruttori e le porte logiche.

In questa sezione sono descritti i blocchi principali e ne vengono presentate le caratteristiche elettriche ottenute da simulazioni circuitali con Virtuoso-Spectre.

4.1.1

Amplificatore Operazionale

L’amplificatore operazionale `e un blocco fondamentale dei modulatori Σ∆ e viene utilizzato per la realizzazione di integratori e risonatori.

Le caratteristiche elettriche dell’amplificatore influenzano profondamente le performance del modulatore. Il dimensionamento dell’amplificatore deve quindi essere effettuato tenendo conto delle esigenze dell’applicazione relati-vamente alle performance del modulatore.

Nella realizzazione di modulatori Σ∆ le topologie pi`u diffuse per gli opera-zionali sono le seguenti [11]:

• Amplificatore Telescopico: `e in grado di fornire un modesto guadagno in DC, mostra un eccellente comportamento dinamico ed `e molto efficiente dal punto di vista del consumo di potenza dato che `e composto da un solo stadio;

• Amplificatore Folded Cascode: singolo stadio, ha una dinamica d’uscita maggiore del telescopico ma il consumo `e quasi doppio, data la corrente

nei rami aggiuntivi. Pu`o avere bande elevate e questo lo rende ottimo per applicazioni in cui sono richiesti un alto guadagno in DC e velocit`a ma con un’alimentazione medio-bassa [11].

• Amplificatore Folded Cascode con Gain Boosting: consente di ottenere guadagni in DC molto elevati aumentando la resistenza di uscita attra-verso la regolazione dei transistori del cascode. Il Gain-Boost `e realiz-zato inserendo degli amplificatori ausiliari sul carico cascode cercando di non accrescere il consumo di potenza e di non ridurre la risposta in frequenza;

• Amplificatore due stadi con compensazione di tipo Miller : i due stadi permettono di ottenere grandi amplificazioni e un ampio range d’uscita a spese di un consumo maggiore.

Nella maggior parte dei modulatori presenti in letteratura [1] [2] [10] la tipo-logia utilizzata e proposta come modello `e quella del folded cascode. Questa infatti, per le caratteristiche prima esposte, si presta ad essere un ottimo punto di partenza per la progettazione del modulatore indipendentemente dalle specifiche applicative. Queste considerazioni, insieme alla semplicit`a realizzativa, giustificano la scelta del folded cascode come tipologia di ampli-ficatore utilizzata in questo lavoro.

L’implementazione circuitale dell’amplificatore `e mostata in figura 4.4; il pro-cesso utilizzato `e il UMC 0.18µm RF/MM CMOS con una tensione di ali-mentazione di 1.8 V.

L’architettura dell’amplificatore `e di tipo fully-differential [2] perch´e presenta alcuni vantaggi: immunit`a a disturbi di modo comune, dinamica del segna-le doppia, un miglior PSRR [11]. Inoltre, nella realizzazione circuitasegna-le del

Figura 4.4: Amplificatore Folded Cascode realizzato.

modulatore Σ∆, rispetto alla versione equivalente single-ended, permette di dimezzare le capacit`a di campionamento (a parit`a di rumore kT/C)[11]. La rete di controllo del modo comune di uscita dell’amplificatore e la rete di polarizzazione sono riportate in figura 4.5.

In figura 4.6 sono riportati alcuni grafici ottenuti da un’analisi in continua dell’operazionale: viene mostrato l’andamento differenziale della corrente in uscita al fine di valutare I0(a) e la sua derivata per determinare la

trascon-duttanza gm dell’amplificatore (b). In figura 4.6c `e mostrato l’andamento

Figura 4.5: Rete di controllo del modo comune (a), rete di polarizzazione (b).

I risultati ottenuti da un’analisi in AC sono riportati in figura 4.7: la risposta in frequenza(a) `e stata valutata con una capacit`a di carico CL del valore di

5pF ; (b) mostra la densit`a spettrale del rumore riferito all’ingresso Vn.

I parametri elettrici che descrivono il comportamento dell’amplificatore sono ripotati nella tabella 5.3; verrano ripresi in seguito per caratterizzare il mo-dello reale dell’integratore in ambiente Matlab/Simulink.

Alcuni parametri sono stati valutati indirettamente: CP indica la capacit`a

pa-rassita in uscita all’amplificatore ed `e stata calcolata dal prodotto guadagno banda (PGM) e dalla trasconduttanza (gm) in base alla definizione:

P GB = gm CL+ CP

Parametro Valore Guadagno in DC 74.11dB f3dB 2.558kHz PGB 13M Hz f0 11.8M Hz IBIAS 10µA I0 44.35µA VOSP ±1.69V Slew-Rate 8.87V /µs Margine Fase 64.63◦ Vn 11.8nV / √ Hz τ 1.82ns Cp 28.69pF

Figura 4.6: Risultati simulazioni ottenuti da un’analisi DC dell’amplifica-tore: (a) caratteristica I-V, (b) trasconduttanza al variare della tensione differenziale in ingresso, (c) caratteristica di trasferimento in tensione.

Il tempo di settling τ `e stato valutato per mezzo della 2.33 ma per svolgere un’analisi pi`u accurata `e opportuno conoscere gi`a in questa fase i valori esatti delle capacit`a di sampling e di integrazione del modulatore [11].

Figura 4.7: Risultati simulazioni ottenuti da un’analisi AC dell’amplificato-re: (a) risposta in frequenza ad anello aperto, (b) DSP del rumore riferito all’ingresso.

In pratica, secondo quanto esposto in [2], un guadagno di 60dB `e pi`u che adeguato per un modulatore Σ∆ del secondo ordine; ma deve essere verifica-to attraverso simulazioni circuitali che tengano converifica-to delle reali non linearit`a del guadagno.

`

E importante ricordare che le specifiche maggiori interessano solo il pri-mo amplificatore del pri-modulatore. Sono possibili tecniche di scaling down per i successivi stadi al fine di ottimizzare il consumo di potenza e l’area occupata[22].

4.1.2

Comparatore

Il secondo blocco fondamentale di un modulatore Σ∆ `e il quantizzatore. Se sono richiesti solo due livelli logici (Σ∆ a singolo bit) pu`o essere realizzato con un semplice comparatore [2].

La posizione di questo blocco all’interno del loop del modulatore permette, in molti casi pratici [11], di rilassarne le specifiche in quanto gli errori circuitali sono attenuati dalla NTF nello stesso modo dell’errore di quantizzazione. La valutazione di alcuni parametri come offset, isteresi e tempo di commutazio-ne `e comunque necessaria per ottimizzare le performance del modulatore. Tipiche specifiche richiedono che l’offset e isteresi siano dell’ordine di decine di millivolt e che il tempo di comparazione massimo sia pari ad 1/4 del pe-riodo di clock.

La maggior parte dei comparatori presenti all’interno di modulatori Σ∆ sono basati su un latch rigenerativo con reazione positiva. Il loro funzionamento verr`a descritto in riferimento alla figura 4.8 dove `e stato riportato lo schema circuitale del comparatore realizzato.

Il comporatore `e composto da uno stadio di preamplificazione e da uno di latch. La sua azione si evolve in due fasi distinte che indichiamo come fase di track e di latch. Durante la fase di track, lo stadio di latch `e disabilitato men-tre lo stadio di preamplificazione, realizzato con i MOS M1, M7, M10, M11 amplifica il segnale in ingresso e lo riporta sul secondo stadio. Gli NMOS M0, M1 generano una corrente proporzionale alla tensione d’ingresso che de-termina uno squilibrio tra i due rami del latch. Durante la successiva fase di latch, il primo stadio viene scollegato con gli switch M19, M20 e il latch composto dai transistori M24-M27 viene abilitato. Il flusso non simmetrico

Figura 4.8: Schema del comparatore Latched CMOS realizzato.

di corrente nei due rami crea uno squilibrio che porta il latch in uno stato stabile. Grazie alla reazione positiva il tempo di valutazione `e molto breve (tconv = 102ns). Il segnale in uscita Vu viene mantenuto valido durante la

successiva fase di track con un flip-flop D.

Lo stadio di preamplificazione fornisce un’amplificazione di 14dB e fissa l’i-steresi del comparatore a VH = 52mV .

Le performance statiche di questo tipo di comparatori sono limitate sia dalle dissimmetrie tra il ramo positivo e negativo del circuito fully-differential sia

da effetti del secondo ordine come il kickback noise sull’integratore connesso al comparatore.

4.1.3

Rete digitale

La rete digitale svolge le funzioni di demodulazione e decimazione della bit-stream in uscita al modulatore Σ∆.

L’operazione di demodulazione `e necessaria per portare il segnale informa-tivo in banda base e per estrarne le componenti in fase(I) e quadratura(Q). Queste ultime saranno fornite alla rete di elaborazione per la valutazione dell’impedenza sotto misura.

La bit-stream deve essere moltiplicata per un segnale sinusoidale a frequenza pari a quella centrale del modulatore: f0.

In ambito analogico la demodulazione con segnale sinusoidale non `e molto diffusa a causa delle grandi risorse richieste dalla sua implementazione. Si ricorre all’utilizzo di un segnale ad onda quadra e di una semplice funzione xnor. Inoltre dato che il segnale in uscita al modulatore `e a singolo bit, per poterlo demodulare con un segnale sinusoidale sarebbe necessario prima de-cimarlo, per ottenere un parola di lunghezza sufficiente. La tecnica utilizzata quindi consiste nell’invertire la bit-stream ogni 1/(2f0) secondi. La

sempli-cit`a realizzativa `e per`o pagata in termini di rumore: il contenuto armonico dell’onda quadra determina un maggior contributo di rumore riportato in banda base. Per poter mantenere la risoluzione del segnale informativo `e necessario inserire prima del demodulatore un filtro passabanda accordabile oppure fare in modo che anche la terza armonica cada nel notch della N T F . Si pu`o dimostrare facilmente che quest’ultima condizione `e automaticamente

verificata nel caso di modulatori Σ∆ con frequenza centrale pari a fS/4. Per

le considerazioni appena fatte, la rete di demodulazione `e stata sviluppata e applicata solo per f0 = fS/4, rimandando a progetti dedicati eventuali altre

implementazioni.

L’altro blocco che compone la rete digitale `e il decimatore. La decimazione `e un processo fondamentale per i convertitori sovracampionati, perch´e trasfor-ma il segnale digitale ad alta frequenza e a singolo bit in un segnale a pi`u bit alla frequenza di Nyquist.

La scelta del filtro decimatore va fatta determinando il contributo di rumore che viene riportato nella banda utile del segnale. Sottocampionando l’uscita del modulatore ad una frequenza fS/D, il rumore in banda `e aumentato di

un fattore pari alla somma di tutti i contributi di rumore a frequenze mul-tiple di fS/D. Quindi, per mantenere la risoluzione, `e necessario filtrare il

rumore ad alta frequenza prima di sottocampionarlo. L’utilizzo di un filtro low-pass convenzionale `e da scartare perch´e la frequenza elevata dei campioni richiede l’utilizzo di molte risorse[23]. Si pu`o ricorrere ai filtri CIC (Cascade Integrator Comb)[24]: filtri FIR multistadio, la cui struttura `e composta da una serie di integratori e comb-cell. I filtri CIC consentono di raggiungere alti valori di decimazione senza l’uso di moltiplicatori, sono semplici da imple-mentare e non richiedono memoria perch´e presentano coefficienti unitari[25]. La funzione di trasferimento del filtro risulta[26]:

H(z) = H_IN(z)H_CN(z) = 1 − z

−DM

1 − z−1

N

(4.2) e corrisponde a quella di una cascata di N filtri FIR. D rappresenta il fattore di decimazione, M il numero di ritardi nella sezione dei comb[24] e N il

nume-ro di stadi del filtnume-ro. La risposta in frequenza del filtnume-ro CIC `e completamente determinata da tre parametri D, M e N [24]:

H(ω) =      (DM )N sin(πfSM ) πfSM N     (4.3) Il guadagno del filtro quindi risulta:

G = (DM )N (4.4)

La (4.3) mostra che sono presenti degli zeri a frequenze multiple di fS =

1/M . Quindi il ritardo differenziale M pu`o essere scelto per controllare il posizionamento degli zeri. Durante la decimazione, il rumore presente nelle regioni a cavallo degli M-esimi zeri viene riportato in banda base.

L’ordine del filtro CIC invece va scelto secondo la seguente relazione[23]:

N = K + 1 (4.5)

dove con K si `e indicato l’ordine del modulatore. Al crescere del numero di stadi migliorano le propriet`a anti-aliasing ma aumenta la perdita di guadagno ai limiti della banda del filtro. Nell’applicazione in oggetto tale perdita non comporta per`o una degradazione delle prestazioni, in virt`u della stretta banda del segnale di ingresso, contenuta entro la regione in cui la risposta del filtro risulta piatta.

Per la realizzazione del filtro si `e utilizzato l’ambiente Matlab, il quale fornisce un ambiente di sviluppo dedicato[27], con funzioni specifiche per la creazione di filtri CIC:

Hcic = mfilt.cicdecim(D,M, N); set(Hcic, ...

’InputFracLength’, IFL, ...

’FilterInternals’, ’FullPrecision’, ... ’OutputWordLength’, OWL);

Tenendo conto del fattore di decimazione D, dell’ordine N del filtro, del numero M di ritardi e del numero di bit BIN della parola di ingresso (cio´e

della bit-stream prodotta dal modulatore), `e possibile ricavare la minima profondit`a dei registri digitali[24]:

BM AX = dN log2(DM ) + BIN− 1e (4.6)

La (4.6) impone una word lenght di BM AX bit per tutti gli stadi intermedi,

in Matlab questa condizione viene indicata come ‘FullPrecision’.

Per molte applicazioni pratiche il valore di BM AX ottenuto `e elevato,

deter-minando registri molto ingombranti , con un numero di bit spesso superiore a quello effettivamente richiesto per la rappresentazione del segnale utile. Determinato il numero di bit utili in uscita, `e possibile ridurre le dimensioni dei registri lungo tutta la catena del filtro, mediante tecniche di ottimizza-zione che non ne degradano le performance complessive (Hogenauer, [24]). Questa operazione pu`o essere implementata con Matlab attraverso l’opzione ‘MinWordLengths’ e specificando il numero di bit in uscita.

Passo successivo `e la sintesi VHDL della rete digitale e dell’integrazione con il progetto circuitale del modulatore Σ∆.

In figura 4.9 sono riportati gli spettri dei segnali in uscita al modulatore, al demodulatore e al filtro CIC.

Dimensionamento e simulazione

In questo capitolo viene descritto il flusso di progetto seguito per la realizza-zione del modulatore Σ∆.

Il primo passo consiste nella definizione della N T F .

Questa operazione `e semplificata dall’utilizzo di strumenti dedicati come il Delta-Sigma Toolbox [9] descritto nel capitolo 3. Questo programma racco-glie una serie di funzioni che hanno come scopo quello di aiutare la progetta-zione del modulatore andando ad svolgere l’analisi prettamente matematica in un ambiente dedicato come quello di Matlab, ottimizzando i tempi di ela-borazione. Il Delta-Sigma Toolbox [9] fornisce tutto l’occorrente per svolgere un approfondito studio di fattibilit`a sui modulatori Σ∆. Questo lo rende uno strumento prezioso soprattutto nelle fasi iniziali di progetto.

Infatti, `e possibile sintetizzare una qualunque N T F utilizzando una funzione predefinita synthesizeNTF e fornendo come argomenti: l’ordine del modula-tore, il fattore di sovracampionamento e la frequenza centrale (notch della N T F ) del modulatore (0 nel caso passa basso). La N T F viene restituita come funzione di trasferimento nel dominio z e pu`o essere gi`a utilizzata per

simulare il comportamento di un intero modulatore nel dominio del tempo attraverso la funzione simulateDSM.

Ottenuto un modello ideale del modulatore, `e possibile svolgere alcune analisi ad alto livello, quali la valutazione della sagomatura del rumore in funzione dell’ordine e del OSR, il calcolo del valore ottimo del guadagno del quantiz-zatore, ecc.

Lo studio per`o `e limitato ad un’analisi del comportamento teorico del modu-latore, al fine di stimare l’errore dovuto a non idealit`a legate ai singoli blocchi circuitali `e necessario sviluppare modelli pi`u accurati.

L’integrazione del tool con ambienti professionali come Matlab/Simulink fa-cilita lo sviluppo di modelli comportamentali come dimostra la presenza di alcuni lavori [28][29][30].

Volendo realizzare un prototipo del modulatore, `e necessario tradurre il mo-dello ideale in blocchi circuitali; anche in questa fase `e utile l’utilizzo del Delta-Sigma Toolbox. La funzione realizeNTF permette di mappare una qualsiasi N T F su un’architettura di tipo feed-back o feed-forward come quel-le mostrate in figura 2.17, ottenendo i coefficienti caratteristici ai, bi, ci e gi.

Questi valori sono forniti sotto forma di vettori, possono essere modificati e riutilizzati per la sintesi di una nuova N T F . Questo procedimento pu`o essere utile nella valutazione degli effetti dell’arrotondamento dei coefficienti sulle performance del modulatore.

Per poter realizzare circuitalmente il modulatore `e necessaria un’operazione di traduzione dei diagrammi a blocchi in circuiti switched-capacitor.

Ciascun blocco integratore pu`o essere realizzato con un integratore switched-capacitor come si evince dalla figura 5.1b, dove `e riportato lo schema

circui-Figura 5.1: MOD2: (a) Schema a blocchi; (b) realizzazione circuitale SC.

tale del modulatore del secondo ordine implementato. I valori delle capacit`a di sampling e di integrazione sono determinati dai coefficienti ricavati con il toolbox.

Prima di dimensionare le capacit`a, `e necessario svolgere un’operazione di denormalizzazione dei coefficienti. Il Delta-Sigma Toolbox infatti utilizza modelli nei quali tutte le variabili sono normalizzate: il range del segnale in ingresso `e assunto tra [-1,1], l’uscita dell’integratore tra [-1,1]. In un cir-cuito analogico invece la dinamica dei segnali va dimensionata in base alle caratteristiche elettriche del sistema: tensione di alimentazione, output swing